m0_58628321的博客

原创 数字IC时钟

时钟信号对于整个芯片的功能有着至关重要的作用，一旦芯片级的时钟信号质量不高，会导致许多不受控的异常bug。本人目前还尚未接触芯片级时钟设计的工作，所写也均是从网上浏览得到的，会在每个部分标记出出处以及网站。做这篇文章的目的也是为了记录下所浏览到的知识。

原创 SpyGlass Tcl脚本

原创 【SugerTangYL】UART串口通信 Verilog

我好久之前就想做写通信协议接口的，之前写了RISC-V的处理器内核，想试试看SOC怎么搭，所以学习了下UART接口。

原创 【SugerTangYL】SPI协议及其变体

SPI协议我磕了一周，反反复复找了很多资料看QAQ，还是感觉没吃得很透，只是理论上熟悉了，还没有在实践中证实过。

原创 【SugerTangYL】AMBA 3 APB 协议

刚学完APB3.0协议，速速写个文章记录下~可能会写得比较慢，刚上班还有好多东西要学 放一下APB协议的pdf网址：https://web.eecs.umich.edu/~prabal/teaching/eecs373-f12/readings/ARM_AMBA3_APB.pdf#:~:text=1.1%20About%20the%20AMBA%203%20APB%20The%20APB,bus%20interface.%20The%20APB%20has%20unpipelined%20pr

原创 [SugerTangYL] LCD1602驱动程序Verilog

前言 LCD1602作为基础液晶屏，是许多应用工程师绕不过的器件。藉由对LCD1602的学习，我们能了解到液晶屏的工作原理，对今后其他液晶屏的学习有着良好的铺垫作用。一、LCD1602 LCD1602是指显示内容为16x2，即可以显示两行，每个字符由5x7或5x11等点阵字符位组成，每位之间有一个点距的间隔，每行之间也有间隔，起着字符间距和行间距的作用。 市面上字符液晶大多是基于HD44780液晶芯片的，控制原理完全相同。我们只需要掌握好HD44780...

原创 [SugerTangYL] 简易函数发生器(DDS) Verilog

前言第二个案例来了！做一个函数信号发生器，实现产生四种波形（正弦波、方波、三角波、反三角），输出频率可变以及幅值可变。一、设计思路 在数字电路中实现函数信号发生器，直接数字式频率合成(DDS)是最常见的方法。DDS的主要模型如下：由相位累加器、ROM查找表和数模转换器组成，核心为相位累加器和ROM查找表。 对于一段正弦信号来说，其幅度值是非线性的，但是其相位的值却是线性增加的。因此DDS的核心便是通过固定步长产生均匀...

原创 [SugerTangYL] 时钟管理（分频器、倍频器、锁相环）Verilog

前言提示：以下是本篇文章正文内容，下面案例可供参考一、pandas是什么？示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。二、使用步骤1.引入库代码如下（示例）：import numpy as np import pandas as pd import matplotlib.pyplot as plt import seaborn as sns import warnings warnings.filterwarnings('ig..

原创 [SugerTangYL] 简易电子时钟Verilog设计

前言来分享第一个项目了！简易电子时钟的Verilog设计，电子时钟应该算是走嵌入式和FPGA开发的敲门砖了叭（也可能是流水灯）。本次设计实现的平台是Altera的DE2开发板。一、简易电子时钟的功能要求 一个简易的电子时钟应该包含以下功能：正常显示时分秒 可调节时间 在此基础上也还可以继续扩展功能，本次由于刚入门，便只实现了基本功能。二、设计思路&整体框架 要正常计时，我们需要一个1Hz的信号。在Verilog中采用分频...

原创 [SugerTangYL] Verilog 语言入门（零基础视角）

目录前言一、示例1.一位全加器功能及电路图2.一位全加器Verilog代码（1）模块定义声明（2）变量声明定义（3）子模块调用二、模块声明定义模板总结前言hi guys，这是我第一篇博客23333，本人准备走数字IC设计，在对岗位了解了之后便萌生了写博客来记录自己的学习成果，同时给对该行业以及本专业的学弟学妹摸摸路子（可能有作业思路提供）一、示例在进入Verilog语言语法之前，先抛出一个示例看看。对数字电路来...