硅农momo-CSDN博客

原创 verilog-5| 找到序列第一个1、最后一个1、第一个0

个人学习简单总结，方便自己后续查询和复习一、找到序列的第一个1方式一：一个数和它的补码相与；方式二：参考第一个1的思路。

2024-09-20 17:40:30 1008

原创 verilog-4| 半加器、全加器

个人学习简单总结，方便自己后续查询和复习一、半加器1、真值表半加器，不考虑进位的加法器；ABsumcout0000011010101101数字逻辑表达式：2、代码input A,input B,output sumendmodule。

2024-09-20 11:52:14 930

转载【STA】multicycle path设置

转载的博主讲述非常清晰，有空的话，还是建议去读一下《Static Timing Analysis for Nanometer Designs:A Practical Approach》这本书，收益很大。转载的内容，用于自己后续的学习和总结整理。

2024-09-19 15:47:35 29

原创 verilog-3| 分频器合集

以上的分频器实现思路都是：计数器+时钟翻转电路组成，包括双沿时钟采样，做或运算、与运算、以及异或运算等等x+9y%3D87。

2024-09-19 11:25:04 483

原创 verilog-2| 斐波那契数列

个人学习简单总结，方便自己后续查询和复习。

2024-09-14 09:53:10 339

原创 verilog-1| 仲裁器

常用仲裁器的简单总结，方便自己后续查询和复习一、固定优先级仲裁器(Fixed Priority Arbiter)当有多个主设备发起请求时，需要对多个请求进行仲裁，一般同一时刻只有一个主设备可以控制总线。固定优先级：优先级是固定的，多个主设备同时发起请求，每次都会响应优先级最高的那个主设备。例：A>B>C或者A

2024-09-13 11:00:58 2520 1

空空如也

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原创 verilog-4| 半加器、全加器

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原创 verilog-1| 仲裁器

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