【无标题】VHDL 数字时钟部分代码实验报告

2022/4/21

1 Experimental Requirements

2 Experimental Process

2.1 Program Code

数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分为模60计数器，小时是模24计数器。

“SIGNAL miao”和“SIGNAL fen”是两个在计数器之间传递的信号。

秒计数器接受外界的时钟脉冲信号。60进制计数器开始工作，时钟脉冲次数达到60时，“rco”计数一次，时间就是60秒。

将“rco”作为分钟模块的时钟脉冲信号通过“SIGNAL miao”进行传递。

分钟模块和秒模块相同，都是60进制计数器。工作原理也相同。不同的是，分钟模块“rco”计数一次，时间是60分钟。将分钟模块的“rco”作为小时模块的时钟脉冲信号，通过“SIGNAL fen”连接。

小时模块是24进制计数器。时钟脉冲信号是60分钟1次。当脉冲达到24次时，开始新一轮周期。

2.2 Analysis of Simulation Results

从仿真波形可以看出输入时钟脉冲信号时，输出任然是24进制，符合设计要求。