20220407——3-8线译码器：quartersⅡ和 modelsim 联合仿真 实验操作

1. 创建工程

2.选择芯片

3. simulation→modelsim→verilog hdl

4. file→new→Verilog hdl file 

 5.写代码、编译

6.processing→start→start test bench templat writer