【HDLbits】00Getting Started
于 2023-04-02 19:03:13 首次发布
文章介绍了如何使用HDL语言来创建两个简单的电路模块。第一个模块是top_module,它有一个始终驱动为逻辑高电平1的输出。第二个模块同样命名为top_module,但其输出被赋值为逻辑低电平0,即常数0。
摘要由CSDN通过智能技术生成