Verilog模块写法模版

`timescale 1ns / 1ps

module module_name(

    clk,
    rst_n,
    //其他信号
    out
    );
    //参数定义
    parameter DATA = 2;
    
    //输入信号定义
    input clk;
    input rst_n;
    
    //输出信号定义
    output[DATA-1:0] out;
    //输出信号reg定义
    reg [DATA-1:0] out;
    
    //中间信号定义
    reg signal1;
    //组合逻辑写法
    always@(*)begin
    end
    //时序逻辑写法
    always@(posedge clk or negedge rst_n)begin
    
        if(rst_n == 1'b0)begin
        end
        else begin
        end
    
    end

endmodule