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原创 Verilog中运算符的优先级|语法
看代码时如果遇到一行有三个以上运算符,还没带括弧表示优先级的情况,真的会头疼。表格从上往下,优先级从高到低。
2024-03-08 16:04:26
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原创 vivado|zynq开发如何增加AXI4-lite详细步骤解析
如果没有创建bd的话先点击create block design,填写好信息后点击目录中的design_1,在diagram里面可以点击加号,搜索刚刚创建的AXI-lite IP的名字。选择package IP的操作窗口,点击file groups,更新一下,侧边的图标会从纸笔变成绿勾。填写相关参数,位宽是固定的32,寄存器我这里配置的8个,可以根据实际情况在4~512内改变。填写相关参数信息,分别是:名称、版本、显示名称、描述、存储位置,可勾选是否覆盖。注意名称第一个字不能是数字,否则在生成后会标红的。
2024-03-05 17:27:26
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原创 FPGA经典基础问题汇总-2|一日十题|学习笔记
正常执行完一条指令需要3T时间,n条指令需要3nT时间,但采用流水线操作时,三部分并行执行,在A指令译码的同时可以进行B指令的取址操作,在A指令执行的同时进行B指令的译码操作,以达到节约时间的目的。②异步fifo的读写控制中,引入了格雷码同步。由于格雷码相邻两个码之间只有一位发生变化,因此在指针跨时钟域传递时如果发生亚稳态,指针要么是变化后的地址,要么是与同步前的指针保持一致。但是编码方式比较复杂,当状态数目不是2^n次时,可能会出现空位,需要对格雷码做裁剪,具体操作是以中间值为跳变,选取两边对称的数值。
2024-02-20 17:41:25
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原创 FPGA经典基础问题汇总|一日十题|学习笔记
亚稳态的本质是因为时序不满足,在同步电路中,可以切分逻辑减小组合逻辑的时间,换用更快的DFF(D触发器),降低时钟频率;占用面积比PLL大。DRAM是分布式RAM,以LUT为单位的,速度较快,但存储数据少,无时钟驱动。DCM的核心是DLL(Delay Locked Loop)它是一个数字模块,可以产生不同相位的时钟、分频、倍频、相位动态调整等,但精度有限。②FPGA工艺多为SRAM、flash等工艺,掉电信息丢失,需外配存储器,而CPLD工艺多为EEPROM等工艺,掉电信息不丢失,不用外配存储器。
2024-02-19 15:30:36
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空空如也
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