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原创 Verilog/SystemVerilog 1位全加器实现32位全加器 - Module fadd
HDLBits 练习 Module fadd
2024-04-20 11:43:27
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原创 【VCS】VCS报错:/libvcsnew.so: undefined reference to ‘xxx‘
【代码】【VCS】VCS报错:/libvcsnew.so: undefined reference to ‘xxx‘
2023-11-14 20:02:35
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原创 Vivado XSIM仿真器 前仿真、后仿真寄存器信号输出高阻态
因为计数器从8192倒序计数到0,综合后寄存器被优化为了14位。在综合后、布线后的行为仿真和时序仿真都显示高阻Z,且复位信号不起作用。因为解决不了modelsim综合后仿真一直报错的问题,只能先用Vivado自带的XSIM仿真,遇到了一个莫名其妙的bug。综合后仿真波形正常。在模块中定义了20位的计数器。
2023-07-14 16:17:26
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原创 Vitis HLS C/RTL Cosim 报错 “Failed to compile generated C file xsim.dir/diamond/obj/xsim_2.c。”
Vitis HLS C/RTL Cosim 报错 “Failed to compile generated C file sim.dir/diamond/obj/xsim_2.c。”
2022-12-22 23:36:47
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空空如也
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