优质蛋白 - 芯片打工人
码龄7年
关注
提问 私信
  • 博客:25,504
    问答:6
    25,510
    总访问量
  • 14
    原创
  • 81,792
    排名
  • 132
    粉丝
  • 0
    铁粉
  • 学习成就

个人简介:芯片打工人

IP属地以运营商信息为准,境内显示到省(区、市),境外显示到国家(地区)
IP 属地:广东省
  • 加入CSDN时间: 2017-10-23
博客简介:

membre_non的博客

查看详细资料
  • 原力等级
    成就
    当前等级
    3
    当前总分
    206
    当月
    7
个人成就
  • 获得145次点赞
  • 内容获得8次评论
  • 获得296次收藏
创作历程
  • 11篇
    2024年
  • 2篇
    2023年
  • 1篇
    2022年
成就勋章
TA的专栏
  • 实用工具
    1篇
  • PCIe总线
    3篇
  • 高速总线
    3篇
  • 高层次综合HLS
    4篇
  • Verilog/SystemVerilog基础
    2篇
  • Verilog数字逻辑模块
    1篇
创作活动更多

HarmonyOS开发者社区有奖征文来啦!

用文字记录下您与HarmonyOS的故事。参与活动,还有机会赢奖,快来加入我们吧!

0人参与 去创作
  • 最近
  • 文章
  • 代码仓
  • 资源
  • 问答
  • 帖子
  • 视频
  • 课程
  • 关注/订阅/互动
  • 收藏
搜TA的内容
搜索 取消

【实用】将CSDN公开文章保存为PDF的方法

在弹出页面内选择“边距”->“最小”,显示完整文章内容界面,保存即可。打开开发者模式,并切换到控制台(Console)。粘贴以下片段,回车。
原创
发布博客 2024.09.07 ·
283 阅读 ·
3 点赞 ·
0 评论 ·
2 收藏

PCIe学习笔记3:PCIe配置——PCIe拓扑与配置地址空间

PCI Express(PCIe)学习笔记
原创
发布博客 2024.05.21 ·
3250 阅读 ·
34 点赞 ·
1 评论 ·
54 收藏

PCIe学习笔记2:PCIe体系架构——PCIe设备层次

PCI Express(PCIe)学习笔记
原创
发布博客 2024.05.19 ·
4175 阅读 ·
27 点赞 ·
1 评论 ·
92 收藏

PCIe学习笔记1:PCIe体系架构——PCIe简介

PCI Express(PCIe)学习笔记
原创
发布博客 2024.05.18 ·
12463 阅读 ·
45 点赞 ·
0 评论 ·
108 收藏

Vitis/Vivado HLS 流水线中的存储依赖——解决方法之二

利用寄存器避免HLS流水线中的存储依赖
原创
发布博客 2024.05.17 ·
245 阅读 ·
2 点赞 ·
0 评论 ·
3 收藏

Verilog 利用握手信号(valid/ready)实现数据流水线反压

通过握手信号实现数据流水线的反压
原创
发布博客 2024.05.05 ·
1294 阅读 ·
9 点赞 ·
0 评论 ·
14 收藏

Verilog/SystemVerilog 1位全加器实现32位全加器 - Module fadd

HDLBits 练习 Module fadd
原创
发布博客 2024.04.20 ·
265 阅读 ·
2 点赞 ·
2 评论 ·
0 收藏

Verilog FIFO转AXI4-Full模块的RTL简单实现 - Master主机

FIFO转AXI4-Full主机模块
原创
发布博客 2024.04.19 ·
370 阅读 ·
2 点赞 ·
0 评论 ·
3 收藏

Vitis/Vivado HLS 利用ROM实现简易正弦波发生器

HLS自动实现ROM推断,模块完成正弦波形发生
原创
发布博客 2024.04.15 ·
334 阅读 ·
4 点赞 ·
1 评论 ·
0 收藏

Vitis/Vivado HLS 流水线中的存储依赖——解决方法之一

通过增加循环空转,解决流水线中存储依赖的问题
原创
发布博客 2024.04.08 ·
432 阅读 ·
7 点赞 ·
0 评论 ·
2 收藏

Vitis/Vivado HLS 纯数据流驱动流水线pipeline的IP核构建

高层次综合HLS代码风格分享
原创
发布博客 2024.04.07 ·
415 阅读 ·
6 点赞 ·
1 评论 ·
6 收藏

Latex 编译问题

答:

检查bibtex编译时是否出现Error和Warning,部分Warning可能不影响Bibtex编译,但可能导致Xelatex编译失败

或者尝试导入Overleaf在线编译,省时省力

回答问题 2024.04.07

【VCS】VCS报错:/libvcsnew.so: undefined reference to ‘xxx‘

【代码】【VCS】VCS报错:/libvcsnew.so: undefined reference to ‘xxx‘
原创
发布博客 2023.11.14 ·
343 阅读 ·
2 点赞 ·
0 评论 ·
0 收藏

Vivado XSIM仿真器 前仿真、后仿真寄存器信号输出高阻态

因为计数器从8192倒序计数到0,综合后寄存器被优化为了14位。在综合后、布线后的行为仿真和时序仿真都显示高阻Z,且复位信号不起作用。因为解决不了modelsim综合后仿真一直报错的问题,只能先用Vivado自带的XSIM仿真,遇到了一个莫名其妙的bug。综合后仿真波形正常。在模块中定义了20位的计数器。
原创
发布博客 2023.07.14 ·
782 阅读 ·
1 点赞 ·
1 评论 ·
3 收藏

Vitis HLS C/RTL Cosim 报错 “Failed to compile generated C file xsim.dir/diamond/obj/xsim_2.c。”

Vitis HLS C/RTL Cosim 报错 “Failed to compile generated C file sim.dir/diamond/obj/xsim_2.c。”
原创
发布博客 2022.12.22 ·
813 阅读 ·
1 点赞 ·
1 评论 ·
1 收藏
加载更多