自定义博客皮肤VIP专享

*博客头图:

格式为PNG、JPG,宽度*高度大于1920*100像素,不超过2MB,主视觉建议放在右侧,请参照线上博客头图

请上传大于1920*100像素的图片!

博客底图:

图片格式为PNG、JPG,不超过1MB,可上下左右平铺至整个背景

栏目图:

图片格式为PNG、JPG,图片宽度*高度为300*38像素,不超过0.5MB

主标题颜色:

RGB颜色,例如:#AFAFAF

Hover:

RGB颜色,例如:#AFAFAF

副标题颜色:

RGB颜色,例如:#AFAFAF

自定义博客皮肤

-+
  • 博客(52)
  • 资源 (4)
  • 收藏
  • 关注

原创 通信原理(2)载波传输ASK

数字信号载波传输ASK0 概述1 载波ASK信号的产生2 载波ASK信号的解调3 载波ASK信号的仿真0 概述基带传输信道中的信号是未经过调制的,载波传输信道中的信号是经过调制的。数字调制是指数字基带信号变化的过程,通过待传输的数字基带信号去控制载波的参量,使之随数字基带信号的变化而变化的过程。数字调制的目的是使基带信号适合于在信道上传输。数字解调是指把已调信号在接收端变回数字基带信号。数字调制系统模型如下图所示,与基带传输系统相比增加了调制和解调部分,其余部分基本相同。1 载波ASK信号的

2021-05-10 23:12:02 7 2

原创 通信原理(1)基带传输

数字信号的基带传输1 概述2 二进制基带信号传输2.1 AGWN信道的最佳接收机2.2 正交信号 在AWGN信道下的传输性能2.3 双极性信号 在AWGN信道下的传输性能2.4 单极性信号 在AWGN信道下的传输性能3 基带PAM信号传输1 概述数字基带传输系统的基本结构如下图所示。结构作用信道信号成型器把原始基带信号变换为适合信道传输的基带信号,主要通过码型变换和波形变换来实现,目的是与信道匹配,便于传输,减小码间串扰,利于同步提取和抽样判决信道是允许基带信号通过的媒

2021-05-05 10:52:40 33 2

原创 RTL设计(12)- 多时钟域按顺序复位释放

多时钟域按顺序复位释放多时钟域的异步复位同步释放多时钟域的按顺序复位释放多时钟域的异步复位同步释放当外部输入的复位信号只有一个,但是时钟域有多个时,使用每个时钟搭建自己的复位同步器即可,如下所示。多时钟域的按顺序复位释放当多个时钟域之间对复位释放的时间有顺序要求时,将复位同步器级联起来就可以构成多个时钟域按顺序的复位释放(实际上就是延迟两拍)。...

2021-04-29 22:10:16 25

原创 Python - generate_testbench

Python - generate_testbench程序简介Python源代码运行结果程序简介参照 Perl语言学习(4)- generate_testbench 的程序编写的Python程序,功能相同,快速生成verilog模块对应的testbench。Python源代码#!/usr/bin/pythonimport sysimport reimport timecur_time = time.strftime("%Y/%m/%d", time.localtime())

2021-04-15 16:35:29 9

原创 基于RISC-V指令集架构的SoC设计

基于RISC-V指令集架构的SoC设计RISC-V简介RISC-V指令集介绍指令类型RISC-V通用寄存器组SoC设计SoC架构架构框图总线结构外设地址RISC-V的CPU设计CPU架构目前实现的RISC-V指令riscv_cpu.vMemory IP设计GPIO IP设计UART IP设计Timer IP设计SoC验证测试平台加载汇编程序测试结果总结与展望RISC-V简介RISC-V(发音为“risk-five”)是一个基于精简指令集(RISC)原则的开源指令集架构(ISA)。RISC-V架构主要由美

2021-03-15 18:27:48 208

原创 Makefile脚本+程序实例

Makefile脚本+程序实例Makefile脚本简介程序实例1 : C程序编译程序文件程序解释运行程序程序实例2 : RTL仿真程序文件程序解释运行程序Makefile脚本简介一个工程中的源文件不计其数,其按类型、功能、模块分别放在若干个目录中,Makefile定义了一系列的规则来指定哪些文件需要先编译,哪些文件需要后编译,哪些文件需要重新编译,甚至于进行更复杂的功能操作。Makefile就像Shell脚本一样,也可以执行操作系统的命令。程序实例1 : C程序编译程序文件程序文件包含Makefi

2021-03-06 19:43:33 86

原创 Git常用命令

Git常用命令Git配置上传文件到某个分支将某个分支合并到masterGit配置初次运行Git前的配置。git config --global user.email “you@example.com”git config --global user.name “YourName”上传文件到某个分支mkdir gitlabcd gitlabgit clone http://192.168.12.101:8866/.../project #把所有分支的文档下载下来cd projectgit

2021-02-15 12:50:53 24

原创 图像处理(3)- 边缘检测

图像边缘检测图像的边缘检测MATLAB程序运行结果图像的边缘检测边缘检测的目的是标识数字图像中亮度变化明显的点。图像属性中的显著变化通常反映了属性的重要事件和变化,这些包括(1)深度上的不连续、(2)表面方向不连续、(3)物质属性变化和(4)场景照明变化。常用的边缘检测算子(卷积核)有以下几种: MATLAB程序MATLA

2021-01-27 11:56:39 62

原创 图像处理(2)- 空间滤波

图像空间滤波图像的空间滤波均值滤波中值滤波MATLAB程序运行结果图像的空间滤波空间域是指图像平面本身、包含图像像素的平面。空间域图像处理是指直接对图像中的像素进行操作。线性空间滤波器也称为模板、卷积模板、卷积核。均值滤波均值滤波器,也称为线性平滑滤波器,其输出是包含在滤波器模板邻域内的像素灰度的平均值。可用于(1)降低噪声;(2)伪轮廓效应的平滑处理;(3)去除图像中的不相关细节。中值滤波中值滤波器对处理脉冲噪声(椒盐噪声)非常有效,但是对一些细节多,特别是点、线、尖顶的图像不宜采用中值

2021-01-27 11:44:27 49

原创 图像处理(1)- 灰度化、二值化

图像灰度化与二值化灰度化二值化MATLAB程序运行结果灰度化在RGB模型中,如果R=G=B时,则彩色表示一种灰度颜色,其中R=G=B的值叫灰度值,因此,灰度图像每个像素只需一个字节存放灰度值(又称强度值、亮度值),灰度范围为0-255。RGB图像转换为灰度图的公式为:(其中(i,j)为图像的坐标位置)二值化图像二值化就是将图像上的像素点的灰度值设置为0或255,也就是将整个图像呈现出明显的黑白效果的过程。灰度图转换为二值化图的公式为:(其中Threshold为设定的阈值)MATLAB程序

2021-01-27 11:41:30 388

原创 数字信号处理(5)- 卡尔曼滤波器

卡尔曼滤波器卡尔曼滤波器简介MATLAB程序运行结果卡尔曼滤波器简介卡尔曼滤波器是一种利用线性系统状态方程,通过系统输入输出观测数据,对系统状态进行最优估计的算法,由于观测数据中包括系统中的噪声和干扰的影响,所以最优估计也可看作是滤波过程。卡尔曼滤波器的解是递归计算的,可以不加修饰地应用于平稳和非平稳环境,状态的每一次更新估计都是由前一次估计和新的输入数据计算获得,因此只需存储前一次估值,所以在计算上更加方便有效。卡尔曼滤波器假设一个系统的输出是经过线性过程得到的,这个过程可以用两个方程表示,即过程方

2021-01-25 16:27:27 129

原创 数字信号处理(4)- 自适应滤波器

自适应滤波器自适应滤波器简介LMSNLMSRLSMATLAB程序运行结果自适应滤波器简介工程应用中为了保证绝对的稳定性,一般使用FIR滤波器来设计自适应滤波器。自适应滤波器的原理框图如下图所示,其中x(n)为输入信号,wn为FIR滤波器的系数,d(n)为期望信号,e(n)为误差信号。自适应滤波器的运行涉及两个基本过程:滤波过程和自适应过程。滤波过程即输入信号与滤波器系数的卷积过程,用来对一系列输入数据产生输出响应;自适应过程是通过特定的算法以不断缩小响应信号与期望信号的均方误差为目的,来实现对滤波器

2021-01-24 17:43:33 524

原创 数字信号处理(3)- 短时频域分析

短时频域分析短时傅里叶变换MATLAB程序运行结果短时傅里叶变换设时域信号为x(l),分帧加窗处理后得到的第n帧信号为xn(m),则xn(m)满足下式:其中N是每一帧信号的长度,n是帧序号,m是一帧中数据的序号。时域信号x(l)的离散短时傅里叶变换为:其中k是谱线号。当N是2的整数倍时,这个离散短时傅里叶变换可以使用FFT来计算。MATLAB程序MATLAB程序演示信号分帧、加窗、求离散短时傅里叶变换,并最终使用三维图展示结果。其中打开的test.wav文件是一个8kHz采样率的音频文

2021-01-23 19:56:45 1139 4

原创 EndNote引用参考文献

EndNote引用参考文献安装软件新建Reference Library在Library中添加文献中国知网百度学术添加文献对应的文件在word中引用参考文献修改参考文献格式删除参考文献总结安装软件需要安装的软件是WPS、EndNote X9。在安装EndNote X9时需要使用默认路径安装,否则WPS不会识别EndNote。安装好后,WPS打开word文档后在菜单栏有EndNote X9的选项。新建Reference Library打开EndNote X9软件,点击File、New…输入文件名

2021-01-22 22:22:45 148

原创 数字信号处理(2)- 数字滤波器

数字滤波器简介MATLAB程序运行结果简介数字滤波器是由数字乘法器、加法器和延时单元组成的一种算法或装置。数字滤波器的功能是对输入离散信号的数字代码进行运算处理,以达到改变信号频谱的目的。数字滤波器的系统函数为:其对应的差分方程为:(其中x(n)为系统输入,y(n)为系统的输出)将H(z)公式中的z换为ejw,可以求得w在(0~π)区间的频域响应。使用MATLAB中的freqz函数可以直接绘制出数字滤波器的频域响应曲线。数字滤波器包括有限长冲激响应(FIR)滤波器、无限长冲激响应(II

2021-01-21 14:45:31 270

原创 数字信号处理(1)- 频谱分析

频谱分析离散傅里叶变换MATLAB程序运行结果频谱分析离散傅里叶变换离散傅里叶变换(DFT)是傅里叶变换在时域和频域上都呈现离散的形式,将时域信号的采样变换为在频域的采样。在实际应用中通常采用快速傅里叶变换(FFT)以高效计算DFT。DFT的定义为:其中N为DFT的点数,点数越大频率分辨率越高,k=0,1,2,…,N-1。离散傅里叶变换可以看做是离散时域信号与不同频率的离散正弦信号进行相关运算得到相应的频率对应的幅值(复数)。MATLAB程序clcclearclose all

2021-01-20 17:11:56 216

原创 DesignCompiler学习(5)- 基本的时序路径约束

基本的时序路径约束0.概述1.时序路径与关键路径2.常见的时序路径约束建立时间、保持时间、亚稳态路径2(寄存器 - 寄存器)的约束路径1(输入 - 寄存器)的约束路径3(寄存器 - 输出)的约束Note:路径1、2、3的通用约束路径4(组合逻辑)的约束3.时序约束实例0.概述RTL代码描述了电路的时序逻辑和组合逻辑,即RTL代码体现了电路的寄存器结构和数目、电路的拓扑结构、寄存器之间的组合逻辑功能以及寄存器与I/O端口之间的组合逻辑功能。但代码中并不包括电路的时间(路径的延时)和电路面积(门数),因此需

2021-01-15 20:27:00 127

原创 DesignCompiler学习(4)- 综合库、设计对象和DesignWare库

DC综合库、设计对象和DesignWare库标准单元库概述内容与结构DC的设计对象DesignWare库参考资料标准单元库绝大多数的数字设计流程都是基于标准单元的半定制设计流程。标准单元库包含了反相器、缓冲器、NAND门、NOR门、与或非门、锁存器、触发器等逻辑单元综合模型的物理信息。标准单元是完成通用功能的逻辑,具有同等的高度(宽度可以不同),这样方便了数字后端的自动布局布线。概述一个ASIC综合库包括如下信息:(1)一系列单元(包括单元的引脚)(2)每个单元的面积(在深亚微米中,一般用平

2021-01-14 19:16:16 202

原创 支持16条指令的 多周期CPU设计

支持16条指令的 简易CPU设计CPU概述CPU指令集CPU软件开发流程CPU电路结构及实现整体架构RegFile模块ALU模块CalPart模块MemoryPart模块cpu模块(top)CPU执行指令的流程仿真测试机器指令程序Testbench运行结果CPU概述电子计算机三大核心部件就是CPU、内部存储器、输入/输出设备。中央处理器(CPU,Central Processing Unit)作为计算机系统的运算和控制核心,是信息处理、程序运行的最终执行单元。其功能主要是解释计算机指令以及处理计算机软

2020-12-30 08:48:42 225

原创 AXI总线 详细整理

AXI总线 详细整理AXI总线概述时钟与复位AXI的5个通道写入数据的流程读取数据的流程握手依赖关系突发传输机制读/写响应结构Outstanding、Out-of-Order、InterleavingAXI4、AXI4-Lite、AXI4-StreamAXI4仿真实例AXI4-Lite仿真实例AXI4-Stream仿真实例AXI总线概述AXI(Advanced eXtensible Interface)总线是AMBA总线架构中,最新并且性能做好的一个总线标准。AXI的设计目标是可以在高时钟频率下运行,并

2020-12-22 20:20:55 4446 14

原创 RTL设计(11)- 时钟门控

时钟门控时钟门控程序实例仿真结果时钟门控在时钟信号处于负边沿或负电平处停止和重启时钟信号,可以避免产生时钟信号的毛刺(glitch)以及避免时钟周期的缩短等问题。有两种方式:负边沿寄存器、负电平锁存器。使用锁存器方式的时钟门控更好:(1)锁存器的面积小;(2)锁存器是电平触发,en信号的到来时刻可以更随意。程序实例clock_gating.v`timescale 1ns / 1ps///////////////////////////////////////////////////////

2020-12-19 22:02:05 108 2

原创 RTL设计(10)- 无毛刺时钟切换

无毛刺时钟切换时钟切换电路1.MUX时钟切换2.无毛刺时钟切换程序实例仿真结果时钟切换电路1.MUX时钟切换这是时钟切换的最简单实现方式,但是这种可能会产生毛刺(glitch),不推荐使用。2.无毛刺时钟切换电路图详解:(1)由于sel至少对于其中一个时钟是异步信号,前面引入两级DFF是为了完成sel信号的跨时钟域。(2)输入端引入输出反馈确保另一端的控制信号为低电平(另一端的输出关断)时发生切换。(3)最后一级插入下降沿触发触发器确保切换只发生在时钟为低电平时,避免glitch。程序

2020-12-19 21:18:12 151 2

原创 RTL设计(9)- 脉冲同步器

脉冲同步器脉冲同步器程序实例仿真结果脉冲同步器由于脉冲在快时钟域传递到慢时钟域时,慢时钟有时无法采样的信号,因此需要对信号进行处理,可以让慢时钟采样到脉冲信号。注意:(1)快时钟域的脉冲都是单周期脉冲。(2)快时钟域中相邻两个脉冲的间隔时间要至少是慢时钟域的2个周期才能保证输出的同步脉冲是正确的。程序实例pulseSynchronizer.v`timescale 1ns / 1ps///////////////////////////////////////////////////////

2020-12-19 17:27:53 127 2

原创 RTL设计(8)- 异步复位同步释放

异步复位同步释放同步复位、异步复位异步复位同步释放仿真结果同步复位、异步复位同步复位:复位信号只有在时钟上升沿到来时才能有效。优点:(1)因为只有在时钟有效电平到来时才有效,所以可以滤除高于时钟频率的毛刺;(2)可以使所设计的系统成为100%的同步时序电路,有利于时序分析。缺点:(1)复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位任务。同时还要考虑,诸如:clk skew,组合逻辑路径延时,复位延时等因素;(2)由于大多数的FPGA逻辑器件的目标库内的DFF都只有异步复位端口,所以

2020-12-17 20:02:28 76

原创 RTL设计(7)- CRC校验码产生器

CRC校验码产生器差错检测循环冗余校验CRC校验码产生器并行CRC-16检验码产生器运行结果串行CRC-16检验码产生器运行结果差错检测在数据传输过程中,无论传输系统的设计再怎么完美,差错总会存在,这种差错可能会导致在链路上传输的一个或者多个帧被破坏(出现比特差错,0变为1,或者1变为0),从而接受方接收到错误的数据。为尽量提高接受方收到数据的正确率,在接收方接收数据之前需要对数据进行差错检测,当且仅当检测的结果为正确时接收方才真正收下数据。在一个 [p位二进制数据序列] 之后附加一个 [r位二进制校

2020-12-15 10:00:25 137

原创 RTL设计(6)- 伪随机数生成器

伪随机数生成器伪随机数概述伪随机数生成器运行结果伪随机数概述伪随机序列又称为伪随机码,是一组人工生成的周期序列,具有某种确定的编码规则,同时又便于重复产生和处理,因而在通信领域应用广泛。通常产生伪随机序列的电路为反馈移位寄存器,分为线性反馈移位寄存器和非线性反馈移位寄存器。线性反馈移位寄存器(LFSR)产生的周期最长的二进制数字序列称为最大长度线性反馈移位寄存器序列,简称m序列,移位寄存器的长度为n,则m序列的周期为2^n-1,没有全0状态。伪随机数生成器的初始状态由微处理器或其他模块通过seed信

2020-12-13 16:36:08 161

原创 RTL设计(5)- 异步FIFO

异步FIFOFIFO简介异步FIFO空满检测异步FIFO最小深度异步FIFO实例运行结果FIFO简介FIFO(First In First Out )是一种先进先出的数据缓存器,它与普通存储器的区别是没有外部读写地址线,这样使用起来非常简单,但缺点就是只能顺序写入数据,顺序的读出数据,其数据地址由内部读写指针自动加1完成,不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。同步FIFO是指读时钟和写时钟为同一个时钟;异步FIFO是指读写时钟不一致,读写时钟是互相独立的。异步FIFO常用于多

2020-12-12 17:44:31 72

原创 RTL设计(4)- RAM_to_AXIS流控

RAM_to_AXIS流控AXIS流控电路结构电路仿真模型运行结果AXIS流控电路结构若使用AXI-Stream通信协议输出RAM中的数据,不加特殊处理时,由于读取RAM后获得的数据会延迟1个周期(如果读取后进行了其他处理则会延迟2个周期),这样会导致vallid信号的间断。为了解决这个问题,实现AXI-Stream通信协议无间断输出RAM中的数据,设计了以下电路结构。结构中,使用一个自动加载RAM数据的FIFO来实现数据的无中断传输。当FIFO中缺少数据时,则自动从RAM中load,这样每次AXI

2020-12-11 12:48:53 64

原创 RTL设计(3)- 乒乓操作

乒乓操作乒乓操作法乒乓操作实例模块简介程序运行结果乒乓操作法乒乓操作法是FPGA 开发中的一种数据缓冲优化设计技术,可以看成是另一种形式的流水线技术。输入的数据流在通过“输入数据流选择单元”时,时间等分地将数据流分配到两个数据缓冲模块内。数据缓冲模块可以是FPGA 中的任何存储模块,如双口RAM、单口RAM 和FIFO等。乒乓操作的流程:在第一个缓冲周期,将输入的数据流缓存到“数据缓冲模块1";在第二个缓冲周期,通过“输入数据流选择单元”的切换,将输入的数据流缓存到“数据缓冲模块2”,同时将“数据

2020-12-10 16:31:27 74

原创 RTL设计(2)- 双口RAM

双口RAM设计双口RAM简介双口RAM实例运行结果双口RAM简介单口只有一组数据线与地址线,因此读写不能同时进行;双口有两组数据线与地址线,读写可同时进行。双口RAM是在一个存储器上具有两套完全独立的数据线、地址线和读写控制线,并允许两个独立的系统同时异步地对该存储器进行随机性读写访问的存储器。双口RAM可用于提高RAM的吞吐率,适用于实时的数据缓存。双口RAM实例以下程序实现一种双口RAM,其中一个口只写,另一个口只读。读和写可同时异步地进行。dualram.v`timescale 1ns

2020-12-08 22:49:14 100

原创 RTL设计(1)- ALU

ALU设计ALU简介ALU实例运行结果ALU简介算术逻辑单元(Arithmetic and Logic Unit) 是能实现多组算术运算和逻辑运算的组合逻辑电路,简称ALU。**算术逻辑单元(Arithmetic&Logical Unit)**是中央处理器(CPU)的执行单元,是所有中央处理器的核心组成部分,由"And Gate"(与门) 和"Or Gate"(或门)构成的算术逻辑单元,主要功能是进行二位元的算术运算,如加减乘(不包括整数除法)。基本上,在所有现代CPU体系结构中,二进制都以补

2020-12-07 15:23:43 101

原创 SystemVerilog学习(5)- DPI 直接编程接口

DPIDPI简介DPI例程运行结果DPI简介SystemVerilog引入了直接编程接口(DPI,Direct Programming Interface),它能更加简单地连接C、C++或其他非Verilog编程语言。DPI经常被用来调用C代码读取激励、包含一个参考模型或扩展SV的功能。关于DPI的更多内容请参考绿皮书第12章。DPI例程exapmle.c#include "stdio.h"typedef unsigned char uint8_t;typedef u

2020-12-05 10:05:54 205 2

原创 SystemVerilog学习(4)- Verfication IP

Verfication IPVerfication IP简介C++程序vip程序vip_tb运行结果Verfication IP简介专业解释:VIP(Verfication IP)代码确认与验证技术,是预先验证过的内建验证结构,提供了完整的、灵活的应用机制,可以方便地插入到基于仿真的确认测试中,可以大大提高验证可重用性和验证效率。VIP是一种验证模型和全面测试环境,帮助设计者和验证者确认其设计功能的正确性,可用于各个层次的仿真验证。通常,VIP是基于标准协议的,如:AMBA、PCIE、USB、Ethe

2020-12-05 10:03:18 73

原创 SystemVerilog学习(3)- UVM例程

UVM例程一、UVM架构分析二、UVM例程三、DUT程序四、UVM程序五、运行程序一、UVM架构分析UVM的树结构如下图所示,其中每一个节点代表一个类的实例(对象)。uvm_root类是UVM结构中自带的,不需要创建。UVM中每一个类中包含几个内部的主要的函数:new函数:用于对象的初始化,相当于C++中的构造函数。build_phase函数:用于执行一些初始操作,构建对象之间的联系关系。在对象初始化后自动运行,不需要调用。main_phase函数:主要的任务都在main_phase中执行。

2020-12-04 11:52:46 248

原创 RedHat操作系统解决firefox不能启动问题

Redhat操作系统解决firefox不能启动问题问题描述解决方法问题描述打开firefox时提示以下信息:解决方法在 .bashrc文件中为LD_LIBRARY_PATH增加 /usr/lib64 和 /lib64 路径gvim ~/.bashrcsource ~/.bashrcfirefox这样,firefox 就可以启动了~...

2020-11-27 16:10:08 127 2

原创 SystemVerilog学习(2)- interface搭建测试平台

Systemverilog使用interface搭建测试平台接口程序实例运行结果接口Systemverilog使用接口为块之间的通信建模,接口可以看做一捆智能的连线,接口包含了连接、同步两个甚至多个块之间的通信功能,他们连接了设计块和测试平台。时钟、复位可以是接口声明中的一部分,也可以是一个独立的内部端口。使用接口的优势:(1)接口便于设计重用:当设计中有多组相同通信协议的总线连接时,应当考虑使用接口,如多个AXI4总线、AXIS总线;(2)要增加一个新的信号时,只需要在接口中声明一次,不需要在

2020-11-27 11:00:01 110

原创 SystemVerilog学习(1)- 将系统时间作为随机数种子

Systemverilog将系统时间作为随机数种子随机数种子程序源码运行结果随机数种子产生随机数的过程中,如果不改变随机数种子,每次程序从头开始运行的过程中都会产生相同的随机数序列。对于IC验证来说,如果不改变seed的值,则每次run仿真时,仍旧会产生相同的激励数据。如果想在每次运行程序过程中产生与之前不同的随机数序列,可以选择使用系统时间作为随机数种子。如果在不同主机上同一时间测试相同的程序,也可以将主机的编号加入随机数种子中。Linux系统命令:date +%s 可以返回总秒数,起算时

2020-11-24 16:41:13 513

原创 DesignCompiler学习(3)- 基本操作流程

DC基本操作流程1.建立目录及文件2.文件内容介绍运行DC参考资料1.建立目录及文件[IC@IC lab1]$ ls -a. .. common_setup.tcl dc_setup.tcl mapped rtl scripts .synopsys_dc.setup unmapped work[IC@IC lab1]$ ls ./rtltop.v[IC@IC lab1]$ ls ./scriptstop.con[IC@IC lab1]$ ls ./unmapped[IC@

2020-11-18 19:37:38 380 4

原创 DesignCompiler学习(2)- Tcl基础语法

Tcl基础语法Tcl简介基础语法实例程序运行程序运行结果Tcl简介Tcl (最早称为“工具命令语言”“Tool Command Language”, 但是目前已经不是这个含义,不过我们仍然称呼它为TCL)是一种 脚本语言。 由John Ousterhout创建。 TCL很好学,功能很强大。TCL经常被用于快速原型开发、脚本编程、 GUI和测试等方面。基础语法实例程序example.tcl 文件中包含了常见的Tcl语法:#!/usr/local/bin/wishset AuthorName "S

2020-11-16 19:09:57 146

原创 GVIM设置systemverilog语法高亮

GVIM设置systemverilog语法高亮一、系统文件配置二、单用户配置三、systemverilog.vim文件一、系统文件配置(1)Terminal输入su,开启root权限(2)将systemverilog.vim 复制到/usr/share/vim/vim74/syntax目录下(3)Terminal输入gvim ~/.vimrc ,在.vimrc中添加au BufRead,BufNewFile *.sv set filetype=systemverilog二、单用户配置(1)在

2020-11-14 20:59:38 529 10

FPGA技术树

开发FPGA需要掌握的技能

2020-11-30

DesignCompiler中文guide手册.pdf

DesignCompiler中文guide手册.pdf

2021-01-16

RISC-V-中文手册-v2p1.pdf

RISC-V-中文手册-v2p1

2021-03-12

UVM_adder程序.zip

Systemverilog学习(3)- UVM例程

2020-12-04

空空如也

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人 TA的粉丝

提示
确定要删除当前文章?
取消 删除