Altera与Xilinx FPGA同在一个JTAG链中的配置方法

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Altera与Xilinx FPGA同在一个JTAG链中的配置方法

作者：北京中芯优电信息技术有限公司    高级工程师   冯影秋

因为Altera与Xilinx两家FPGA绝大部分FPGA都符合JTAG标准，所以可以在同一个JTAG链中进行配置。（这里需确认具体的器件型号序列支持JTAG标准）这里仅仅说明在QuartusII中对Altera的FPGA进行配置步骤。（本地下载与远程下载两种方式）配置Xilinx的FPGA必须在JTAG Programmer环境下进行。

 1．           本地下载方式介绍及步骤

本地下载方式指在单板上对两家的FPGA进行配置，可以使用一个公用的下载端口（10针插座），这里需要注意的是Altera

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mistyeyed
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应用SCANSTA111/112 JTAG链路式多路复用器简化Xilinx器件编程
11-08
SCANSTA111/112提供了简单直接且高度灵活的方法-绝缘扫描链路来简化编程 　　许多现代通信和网络系统集成了系统带宽IEEE1149.1（JTAG）测试总线基础架构。这个测试总线不公能实现对系统测试的全面生命周期方法，而且因为JTAG总线的使用可以继续扩展超出了测试的范围，因此系统设计师能够在其他方面获益良多。JTAG现在可以用作仿真，存储器编程和CPLD或者FPGA的配置，这些方法都受到工业界良好的支持。 　　因为JTAG测试总线基础架构在电路板或者系统内扩展，管理JTAG总线的需求日益显著。把类似的技术组成到更小的本地扫描链路可以降低复杂度和改进调试以及故障隔离。在一块单独的扫
Altera与Xilinx两家FPGA同在一个JTAG链中的配置方法
01-19
因为Altera与Xilinx两家FPGA绝大部分FPGA都符合JTAG标准，所以可以在同一个JTAG链中进行配置。（这里需确认具体的器件型号序列支持JTAG标准）这里仅仅说明在QuartusII中对Altera的FPGA进行配置步骤。（本地下载与远程下载两种方式）配置Xilinx的FPGA必须在JTAG Programmer环境下进行。
开源FPGA开发板-电路方案
04-20
iCESugariCESugar介绍 芯片规格 硬件说明iCE40UP5K iCELink 资源下载 开发环境搭建 视频教程 FPGA教程 参考 iCESugar 介绍iCESugar 是MuseLab基于Lattice iCE40UP5k设计的开源FPGA开发板，开发板小巧精致，资源丰富，板载RGB LED，Switch，TYPE-C-USB, Micro-USB，大部分IO以标准PMOD接口引出，可与标准PMOD外设进行对接，方便日常的开发使用。 板载的调试器iCELink经过精心设计，支持拖拽烧录，用户只需将综合出的FPGA bitstream文件拖拽至虚拟U盘中，即可实现烧录。iCELink亦支持虚拟串口以和FPGA进行通信，同时引出JTAG接口，方便用户对FPGA上实现的SoC进行调试。 Lattice的iCE40系列芯片在国外的开源创客社区中拥有大量拥趸，其所有的开发软件环境亦均为开源。一般来说，假若您使用Xilinx或者Altera系列的开发板，您需要安装复杂臃肿的IDE开发环境(而且一般为盗版，使用存在一定法律风险), 在未开始开发前，首先还先需要学会如何操作其复杂的IDE。 iCE40则使用完全开源的工具链进行开发，包括FPGA综合（yosys），布线（arachne-pnr & nextpnr）, 打包烧录（icestorm），编译（gcc），只需在Linux下输入数条命令，即可将整套工具链轻松安装，随后即可开始您的FPGA之旅，而且这一切都是开源的，您可仔细研究整个过程中任何一个细节的实现，非常适合个人研究学习，对于有丰富经验的开发者，亦可用来作为快速的逻辑验证平台。典型的基于iCE40系列的开源开发板有iCEBreaker、UPduino、BlackIce、iCEstick、TinyFPGA 等，社区中拥有丰富的demo可用于验证测试，或者作为自己开发学习的参考。 芯片规格iCE40UP5K-SG485280 Logic Cells (4-LUT + Carry + FF) 128 KBit Dual-Port Block RAM 1 MBit (128 KB) Single-Port RAM PLL, Two SPI and two I2C hard IPs Two internal oscillators (10 kHz and 48 MHz) 8 DSPs (16x16 multiply + 32 bit accumulate) 3x 24mA drive and 3x hard PWM IP 硬件规格iCE40UP5kSPI Flash使用W25Q64（8MB） 板载拨码开关和RGB LED可用于测试 所有IO以标准PMOD接口引出，可用于开发调试 iCELinkiCESugar实现了一个板载的调试器iCELink，您可仅用一根USB线便可实现FPGA的烧录和调试，具体功能说明如下: 拖拽烧录，将综合布线打包生成的bin文件（一般称之为配置或者逻辑）拖拽到iCELink的虚拟U盘中即可实现烧录 虚拟串口，可用于和FPGA直接数据的发送接收 支持JTAG, 可对FPGA上实现的SoC进行调试 通过MCO输出12Mhz时钟，作为FPGA的外部时钟 虚拟机镜像链接:https://pan.baidu.com/s/1qVSdwM7DnFbaS0xdqsPNrA提取码:6gn3 user: ubuntu passwd: ubuntu 所有环境包括综合(yosys)，布线(nextpnr)，打包(icesorm)，编译器(gcc) 已经预制好，启动即可开始使用。 开发环境搭建推荐使用虚拟机镜像进行开发测试，简单方便。 FPGA工具链安装请参考icestorm gcc工具链安装请参考riscv-gnu-toolchain icesprog是为iCESugar开发的命令行烧写工具，仓库中已经提供，依赖libusb和hidapi，若自行搭建环境需要安装依赖的库 $sudo apt-get install libhidapi-dev $sudo apt-get install libusb-1.0-0-dev 视频教程开源FPGA开发板-硬件介绍 开源FPGA开发板-开发环境搭建 开源FPGA开发板-RISC-V SoC烧录演示 FPGA教程强烈推荐学习此教程，open-fpga-verilog-tutorialsrc/basic/open-fpga-verilog-tutorial目录中有对应的例程 参考icestorm toolchainhttp://www.clifford.at/icestorm/ examplehttps://github.com/damdoy/ice40_ultraplus_ex
CPLD/FPGA在数字系统设计、数字通信与数字信号处理中的应用
07-07
CPLD/FPGA是目前应用最为广泛的两种可编程专用集成电路（ASIC）， 特别适合于产品的样品开发与小批量生产。本书从现代电子系统设计的角度出发，以全球著名的可编程逻辑器件供应商Xilinx 公司的产品为背景，系统全面地介绍该公司的CPLD/FPGA 产品的结构原理、性能特点、设计方法以及相应的EDA工具软件，重点介绍CPLD/FPGA在数字系统设计、数字通信与数字信号处理等领域中的应用。   本书内容新颖、技术先进、由浅入深，既有关于大规模可编程逻辑器件的系统论述，又有丰富的设计应用实例。对于从事各类电子系统（通信、雷达、程控交换、计算机等）设计的科研人员和应用设计工程师，这是一本具有实用价值的新技术应用参考书。本书也可作为高等院校电子类高年级本科生或研究生的教材或教学参考书。   随着电子技术的不断发展与进步，电子系统的设计方法发生了很大的变化，传统的设计方法正逐步退出历史舞台，而基于EDA技术的芯片设计正在成为电子系统设计的主流。大规模可编程逻辑器件CPLD和FPGA是当今应用最广泛的两类可编程专用集成电路（ASIC），电子设计工程师利用它可以在办公室或实验室里设计出所需的专用集成电路，从而大大缩短了产品上市时间，降低了开发成本。此外，可编程逻辑器件还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件-样通过编程来修改，这样就极大地提高了电子系统设计的灵活性和通用性。   由于具备上述两方面特点，CPLD和FPGA受到了世界范围内广大电子设计工程师的普遍欢迎，应用日益广泛。与此同时，可编程ASIC本身也在近几年得到了迅速的发展，其集成度、工作速度不断提高。目前已有单片可用门数超过300万门。工作频率可达200 MHz以上的可编程ASIC芯片问世。由于结构和工艺的改进，可编程ASIC芯片上包含的资源越来越丰富，可实现的功能越来越强，它们已成为当今实现电子系统集成化的重要手段。   Xilinx公司是全球著名的可编程逻辑器件供应商，也是FPGA器件的发明者，它在多年用户需求的基础上开发了多种性能优越的系列产品，其售后服务周全，用户涉及面广，是开发和研制产品的最佳选择之一”。 本书以Xilinx公司的产品为背景，系统介绍该公司的CPLD和FPGA典型产品的结构原理、性能特点、设计方法以及相应的EDA工具软件，详细介绍Foundation Series 开发软件的特点、安装和使用方法，重点介绍CPLD/FPGA在数字系统设计、数字通信与数字信号处理等领域中的应用。除此以外，还对JTAG边界扫描测试电路以及硬件描述语言VHDL的基本概念作了简要的介绍。本书在选材上注重内容新颖、技术先进，并在书中给出了经实践验证的大量设计实例，希望能对读者迅速掌握大规模可编程逻辑器件设计与应用有所帮助。同时，为保证书中实例不受具体器件限制，本书所有实例均采用VHDL语言或Verilog HDL语言编写，可以方便地移植到其他公司（如Altera、LarTIce、 Actel 等）的CPLD/FPGA器件中。
Xilinx 7系列FPGA收发器架构之共享功能（五）
FPGA_Designer
05-05 1347
引言：本文继续介绍7系列FPGA收发器的共享功能，主要包括以下几个方面内容： 收发器还回（Loopback）测试功能 收发器动态配置功能 收发器关电功能 收发器数字监视功能 1.收发器还回功能 还回模式是FPGA收发器数据路径特殊配置模式，它将数据流返回数据源端。它可以在开发过程中使用，也可以在已经部署的产品中用于隔离、定位错误。该功能可以用来检查或测试近端（本地收）收发器或者远端（其他...
多个FPGA挂在同一个JTAG下去调试Microblaze时
timewh的专栏
04-25 1026
当我们的系统存在多个FPGA挂在同一个JTAG下去调试Microblaze时，默认会出现： 此时需要先选定FPGA设备，才可以进行正常Debug操作：
[原创] FPGA级联之JTAG烧录
caozhaokun的博客
12-05 701
根据客户产品需求，需要评估并转换出设计方案，公司对于产品成本的敏感，一片大容量芯片是足够了，但是价格高，两片芯片价格叠加低于一片大容量FPGA芯片，自然双芯片处理就成为了首选。电路是有差别的，需要查看datasheet，在文档里有提示，下面是图片，可以借鉴。不同点：需要增加器件文件两次，因为是双FPGA，即使程序内容一致，也是两次。FPGA级联烧录 和 单颗FPGA烧录方式是否有区别？烧录电路是否有区别？如果有疑问，QQ：227768816，欢迎探讨。1、烧录方式是否有区别？2、烧录电路是否有区别？
[通信技术资料]拓扑原理下的多片FPGA菊花链的技术讲解与实现
ic2121的博客
03-31 4300
代码在下面的附件中。"master" 模块是第一个FPGA芯片，它具有输入端口 "in1" 和 "in2"，时钟信号 "clk"，复位信号 "rst"，输出端口 "out" 和 "shift_data" 端口。"slave" 模块是第二个FPGA芯片，它的输入端口连接到第一个FPGA芯片的输出端口，输出端口 "out" 和 "shift_data" 端口。在这个例子中， "top_module" 是一个顶层模块，它将实例化两个FPGA芯片，第一个芯片作为主控芯片，第二个芯片作为从属芯片，以构建一个菊花链。
Jtag菊花链设计，链上芯片数量限制的原理和计算方法
10-18
Jtag菊花链设计，链上芯片数量限制的原理和计算方法；对于多个FPGA用jtag菊花链硬件设计有非常好的参考价值。介绍了JTAG菊花链FPGA器件数量最大值。
术语：Xilinx及Altera FPGA 配置名词区分
千歌叹尽执夏的博客
12-08 586
本文篇幅较短，主要给FPGA同行快速区分Xilinx及Altera 两个厂家配置模式的，如果需要细入研究，可以网上检索看看，文章很多，写的也很详细。也可以参考官方配置文档（其实网上很多文章都是翻译官方文档，要想深入研究建议多看官方文档）
谁说配置难？这篇文章让你轻松掌握xilinx 7系列FPGA配置技巧
jk_101的博客
07-31 2340
通过上述讲解，可知xilinx7系列FPGA配置方式有7种，其中JTAG优先级最高，在其他模式下也可以直接进行JTAG配置。然后六种其实可以根据外设区分，如果是flash对FPGA进行配置，那么FPGA只能作为主机，根据数据线的宽度可分为SPI模式和BPI模式，其中SPIx1和BPI模式支持菊花链方式。
AS PS JTAG 三种模式的区别
zhangyanquen的技术专栏
10-17 1466
AS模式(active serial configuration mode):FPGA器件每次上电时，作为控制器从配置器件EPCS主动发出读取数据信号，从而把EPCS的数据读入FPGA中，实现对FPGA的编程。 PS模式(passive serial configutation
FPGA模块端口连接规则
Devel
05-22 3477
FPGA模块端口连接规则
（三）FPGA IP核使用教程——双端口RAM
ChinaRyan666（蔡杰涛）的博客
09-19 626
高质量专栏！讲透双端口RAM！超级详细的教程！
《Zedboard》启动分析
森子格
08-06 675
文章目录1.概述 1.概述 POR/non-POR发生之后，PS的时钟PLLS使能，PS将开始运行片上POM中的 BOOTROM来引导系统。 BOOTROM的主要任务就是将第一阶段引导加载程序(first stage boot loader 简称FSBL)加载到片上内存(OCM)中，之后程序转到OCM中运行。 FSBL接过接力棒，主要完成两个任务，其一便是为PL部分加载bitstream，其二...
Python课程设计 课设 手写数字识别卷积神经网络源码+文档说明.zip
最新发布
04-24
高分设计源码，详情请查看资源内容中使用说明 高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明高分设计源码，详情请查看资源内容中使用说明
fpga jtag读取clb
02-13
JTAG是一种通用的调试接口，它可以用来读取FPGA内部的CLB（Configurable Logic Block）。但是，这需要一些额外的设备，如JTAG读写器，以及特定的软件工具，如Xilinx Impact或Altera Quartus II等。 在使用JTAG读取...

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