陌上花开zhang-CSDN博客

原创 fpga-静态时序分析

原文：http://blog.csdn.net/verylogic/article/details/14261989?reload任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。

2017-09-02 09:43:37 496 1

原创 FPGA异步时钟同步化

什么是CEO，就是首席执行官，是在一个企业中负责日常经营管理的最高级管理人员，又称作行政总裁，或最高执行长或大班。　　那么，在FPGA系统，需不需要一个最高级别的执行官，来管理所有进程呢?为了系统的有序性，不至于凌乱、崩溃，答案必然是肯定的。　　谁都知道，FPGA内部时序逻辑的工作，是通过时钟的配合来完成任务的。那么当系统中有异步时钟的时候，怎么办?每一个系统必须有一个最高级别的时

2017-09-01 16:12:53 6856

原创 Verilog十大基本功1（流水线设计Pipeline Design）

//转载地址：http://blog.csdn.net/times_poem/article/details/52033535流水线设计前言：本文从四部分对流水线设计进行分析，具体如下：第一部分什么是流水线第二部分什么时候用流水线设计第三部分使用流水线的优缺点第四部分流水线加法器举例第一什么是流水线流水线设计就是将组合逻辑系统地分割，并在各

2017-08-30 16:03:20 7816 2

空空如也

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