FPGA中en-rdy机制和req-ack机制的区别

1 en-rdy机制

上游准备好数据后，拉高en。下游检测到en为高后，拉低rdy，开始接收数据。完成数据接收后拉高rdy。一次传输结束。

此前我一直在纠结即将拉高en前，如果检测到rdy为低，是否需要等待？现在的答案更偏向于如果拉高en前检测到rdy为低，此次数据传输无效，可测计数器加一。换句话说，上游必须保证相邻两个en信号之间有足够的时间供下游完成数据接收。

2 req-ack机制

上游准备好数据后，拉高req。下游检测到req为高后，开始接收数据。完成数据接收后拉高ack。上游检测到ack为高后，拉低req。下游检测到req为低后，拉低ack。至此一次传输结束。req-ack机制常见于跨时钟处理，req信号和ack信号都需要经过同步器同步。