timescale problem in systemverilog
如果没有指定timescale,或者 timeunit 那么整个环境会用default的值,(VCS 好像是秒 s), 如果你在code中使用了......#1ns;......对不起,这一纳秒的delay被完全忽略了。 因为1ns小于timescale的精度, 所以被忽略为零。因此个人以为应该1) 指定timescale2) 尽量用不带单位的delay

仓颉编程语言体验有奖征文
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