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DFT
文章平均质量分 51
DC + DFT 部分学习记录
冬天玩游戏冻手
毕业于2017 沈阳建筑大学 控制工程。从事芯片研发工作,主要方向为DFT。
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08-Performing Scan Replacement
dft_user_guide原创 2023-02-28 10:59:52 · 135 阅读 · 0 评论 -
11-Wrapping Core
查阅 synopsys dft user guide 章节原创 2023-02-22 15:32:25 · 166 阅读 · 0 评论 -
一文读懂 ScanDEF 相关的一切
ScanDEF 用于记录Scan chain 的信息,以在不同的工具中传递,如ATPG 工具跟P&R 工具。目前常用的ScanDEF 版本是5.5,其格式如下:ScanDEF 由如下几部分组成(注:由于目前常用的是muxed scan style, 以下叙述都是基于muxed scan style, 关于LSSD scan style 如有兴趣,可私聊。):numScanChains:表示ScanDEF 中chain 的数目;ScanDEF 中chain 的数目跟设计中实际scan ch转载 2021-08-27 14:56:51 · 3761 阅读 · 0 评论 -
Scan cell 的三种类型
scan cell有两种不同的input:1)data input:由电路的combinational logic驱动;2)scan input:由另一个scan cell驱动,从而形成scan chain;在normal/capture mode下,data input来驱动output;在shift mode下,scan input来驱动output;几种scan_cell:muxed-D scan,clockd-scan,level-sensitive scan design(LSSD);转载 2021-08-27 14:25:14 · 2280 阅读 · 0 评论 -
Tessent shell edt_update / edt clock 时序以及组合
原创 2021-06-30 16:04:02 · 1999 阅读 · 9 评论 -
DFT的几种 Fault Models
在做DFT的时候会有多种Fault Models,大多数默认会上Stuck-at and Transition 这两种Fault Models,其余的会根据DPPM要求以及客户的需求来增加Fault Models 和对应的test pattern.下面来简单介绍下这几种Fault Models:Stuck-at: 来检测post-silicon上tie hight & tie lo...原创 2020-04-29 10:10:23 · 7175 阅读 · 0 评论 -
RAM Sequential Patterns 行为
如果使用RAM Sequential mode:RAM 必须在LOAD/UNLOAD期间处于稳定状态.RAM read_en/wrire_en 必须在测试mode下可控制.如果scan clock 也被当做使用RAM clock,需要注意在scan shift 的时候 read_en / write_en 需要被关掉 —> scan shift mode, 没有scan chain ...原创 2020-04-29 14:20:03 · 1417 阅读 · 6 评论 -
DFT测试-OCC电路介绍
DFT测试-OCC电路介绍SCAN技术,也就是ATPG技术-- 测试std-logic, 主要实现工具是:产生ATPG使用Mentor的 TestKompress和synopsys TetraMAX;插入scan chain主要使用synopsys 的DFT compiler。通常,我们所说的DCSCAN就是normal scan test 即慢速测试,测试频率是10M-30M ,AC SCAN...转载 2020-04-28 13:36:42 · 8048 阅读 · 0 评论 -
lockup latch & clock gating cell
Latch功能Latch的电路结构如下图:Latch电路结构当 E = 1 时,latch直传(transparent),D端信号的变化会即时反应在Q端;当 E = 0 时,latch关断(closed),Q端保持关断瞬间D端的值。设计中使用Latch的好处是,相比寄存器的面积更小,功耗更低,可以从后级电路进行time borrowing,更容易满足setup time,然而坏处是ST...转载 2020-05-08 10:40:05 · 4974 阅读 · 4 评论 -
DFT - 对芯片测试的理解(二) 详解
DFT - 对芯片测试的理解(二) 详解参考: https://www.docin.com/p-2014360649.htmlThe basic view of DFT scan chain这图很好的理解,Pre DFT时,将 DFF 换成 scan-FF ,让电路具备三种模式的切换。Function mode:即chip正常的工作模式。此时SE=0。Shift mode: 此时SE=1,选择Scan模式,并注入期望的SI序列,这样可以让每个 scan cell 有一个确定的值。然后切换回f转载 2021-06-02 16:36:05 · 3972 阅读 · 0 评论 -
DFT - 对芯片测试的理解(一) 初识 总结—>详细论述和分析
DFT - 对芯片测试的理解(一) 初识总结—>详细论述和分析为什么要做DFT芯片生产过程中,导致的物理缺陷。DFT用来测试芯片质量,看是否在生产过程中,因为物理制造过程,导致芯片损坏的问题。即不是检查芯片的功能是否正常,只检查芯片的内部连线等等,是否都正确连接到。以前想的是,可以直接设计一个功能测试脚本程序,如果脚本程序运行结果正确,同样可以检查出芯片是否完好。这样做的好处是,不用再在芯片内部插入DFT,简化设计,并且减少MUX等逻辑资源。但不好的地方是,测试脚本要按照芯片功能来编写转载 2021-06-02 16:30:03 · 5341 阅读 · 0 评论 -
为什么DC不会将对应的DFF换成scan DFF 的原因
使用DC Ultra 进行综合,tool default 打开该命令compile_seqmap_identify_shift_registers true.综合时已经设置了 dont_touch 工具无法替换其类型, 会产生 TEST-121 info in compile.log。Lib 中没有等效scan cell 可以替换,会产生TEST-120 info in compile.log。设置 cell 属性 scan_element == false 。...原创 2021-06-02 16:14:57 · 893 阅读 · 0 评论 -
关于TOP Scan 整合的 输入文件的类型杂谈
最近在做TOP scan integration 的时候发现了一个比较严重的问题,工具在做scan insertion 的时候会动到DFF D pin.其中,在做TOP 整合的时候大概有以下几种模式来做.subsys 做完scan insertion,输出ctlddc / ctl 给TOP 层进行整合.TOP + subsys ctlddc / ctl+empty.v 进行TOP 整合.TOP 直接top down 处理,直接所有subsys RTL 吃进去编译,然后进行scan inser原创 2021-06-02 16:05:40 · 566 阅读 · 0 评论