Chapter 5 Internal Memory

1. RAM: access data by address
   • R/W: time is the same
   • Volatile: DC supplies
   • Temporary storage
   • Static or dynamic
2. DRAM
   • Bits are stored as charging in capacitors
   • Need refreshing even when powered
   • Simpler construction
   • Smaller per bit
   • Less expensive and low power consumption
   • Need refresh circuit
   • Slower
   • Main memory
3. SRAM
   • Bits are stored as flip-flop logic gate
   • No refreshing needed when powered
   • More complex construction
   • Larger per bit
   • More expensive
   • Does not need refresh circuit
   • Faster
   • Cache
   • Digital
4. SRAM vs DRAM
   • Volatile
   • DRAM
   • • Simpler to build, smalller
     • More dense
     • Less expensive
     • Needs refresh
     • Larger memory units
   • SRAM
   • • Faster
     • Cache
5. ROM
   • Permanent
   • Read-only
6. PROM
   • Can be written into only once by programming
7. Read "mostly" memory: Read is more frequent than write
   • EPROM(Erasable)
   • • Read and write electronically
     • Initializing chip in ultraviolet radiation
     • 20 minutes to write, multiple updating
     • expensive
   • EEPROM(Electronically)
   • • No need erasing prior contents, acting as disk
     • Write is longer than read
     • More expensive than EPROM
     • Less dense
   • Flash memory
8. Module organization
   1. Word length extension
      • 位扩展：位扩展是指存储芯片的字（单元）数满足要求而位数不够，需对每个存储单元的位数进行扩展。
      • 例： 用 1K × 4 的 2114 芯片构成 1K × 8 的存储器系统。
      • • 分析： 每个芯片的容量为 1K ，满足存储器系统的容量要求。但由于每个芯片只能提供 4 位数据，故需用 2 片这样的芯片，它们分别提供 4 位数据至系统的数据总线，以满足存储器系统的字长要求。
        • 设计要点 ：
        • 1. 将每个芯片的 10 位（1k=2^10）地址线按引脚名称一一并联，按次序逐根接至系统地址总线的低 10 位。
          2. 数据线则按芯片编号连接，1 号芯片的 4 位数据线依次接至系统数据总线的 D0 -D3 ， 2 号芯片的 4 位数据线依次接至系统数据总线的 D4 -D7 。
          3. 两个芯片的 端并在一起后接至系统控制总线的存储器写信号（如 CPU 为 8086/8088，也可由  和 ／M 或  IO /   组合来承担）
          4. 引脚分别并联后接至地址译码器的输出，而地址译码器的输入则由系统地址总线的高位来承担。
        • 当存储器工作时，系统根据高位地址的译码同时选中两个芯片，而地址码的低位也同时到达每一个芯片，从而选中它们的同一个单元。在读/写信号的作用下，两个芯片的数据同时读出，送上系统数据总线，产生一个字节的输出，或者同时将来自数据总线上的字节数据写入存储器。
   2. Word number extension
      • Solutions
      • • First step:  memory capacity determination
        • System area: 67FFH-6000H=7FFHà2K
        • • Data unit length: 8bit
          • 2K×8 ROM
        • User area: 6BFFH-6800H=3FFHà1K
        • • 1K×8 RAM
        • Second step: select chips
        • • One 2K´8 ROM
          • Two 1K ´4 RAM (parallel connection)
        • Third step: allocate CPU address lines
        • • A0~A10 of CPU connect addresses of ROM
          • A0~A9 connect two chips of RAM address lines
          • Left high bits and MREQ are used for chip selection 
      • 字扩充：字扩展用于存储芯片的位数满足要求而字数不够的情况，是对存储单元数量的扩展。
      • 例：用 2K × 8 的 2716 A存储器芯片组成 8K × 8 的存储器系统
      • • 分析：
                  由于每个芯片的字长为 8 位，故满足存储器系统的字长要求。但由于每个芯片只能提供 2K 个存储单元，故需用 4 片这样的芯片，以满足存储器系统的容量要求。
        • 设计要点：同位扩充方式相似。
        • 1. 先将每个芯片的 11(2* 2^10) 位地址线按引脚名称一一并联，然后按次序逐根接至系统地址总线的低 11 位。
          2. 将每个芯片的 8 位数据线依次接至系统数据总线的 D0 -D7 。
          3. 两个芯片的 端并在一起后接至系统控制总线的存储器读信号（这样连接的原因同位扩充方式）， 
          4. 它们的 引脚分别接至地址译码器的不同输出，地址译码器的输入则由系统地址总线的高位来承担。
        • 当存储器工作时，根据高位地址的不同，系统通过译码器分别选中不同的芯片，低位地址码则同时到达每一个芯片，选中它们的相应单元。在读信号的作用下，选中芯片的数据被读出，送上系统数据总线，产生一个字节的输出。
   3. Word length and number extension
      • 同时进行位扩充与字扩充：存储器芯片的字长和容量均不符合存储器系统的要求，需要用多片这样的芯片同时进行位扩充和字扩充，以满足系统的要求。
      • 例 ： 用 1K × 4 的 2114 芯片组成 2K × 8 的存储器系统
      • • 分析： 由于芯片的字长为 4 位，因此首先需用采用位扩充的方法，用两片芯片组成 1K × 8的存储器。再采用字扩充的方法来扩充容量，使用两组经过上述位扩充的芯片组来完成。
        • 设计要点 ：
        • • 每个芯片的 10 根地址信号引脚宜接接至系统地址总线的低 10 位，每组两个芯片的 4 位数据线分别接至系统数据总线的高 / 低四位。
          • 地址码的 A 10 、 A 11 经译码后的输出，分别作为两组芯片的片选信号，每个芯片的 控制端直接接到 CPU 的读 / 写控制端上，以实现对存储器的读 / 写控制。
        • 当存储器工作时，根据高位地址的不同，系统通过译码器分别选中不同的芯片组，低位地址码则同时到达每一个芯片组，选中它们的相应单元。在读 / 写信号的作用下，选中芯片组的数据被读出，送上系统数据总线，产生一个字节的输出，或者将来自数据总线上的字节数据写入芯片组。
9. Error Correction
   • Hard failure
   • • Permanent detect
   • Soft error
   • • Random, non-destructive
     • No permanent damage to memory
     • Detected using Hamming error correcting code
10. Advanced DRAM organization
    • Newer RAM technology
    • • Basic DRAM keeps the same
      • Enhanced DRAM
      • • contains small SRAM as well
        • SRAM holds the last line read
      • Cache DRAM
      • • Larger SRAM component
        • Used as cache or serial buffer
    • SDRAM: Access is sychronized with an external clock
    • • Since SDRAM moves data in time with system clock, CPU knows when data will be ready
      • CPU does not have to wait, it can do something else, because of latch
    • RAMBUS: main competitor to SDRAM
    • DDR SDRAM
    • • SDRAM can only send data once per clock whereas Double-data-rate SDRAM can send data twice per clock cycle(Rising edge and falling edge)
    • Cache DRAM
    • • Integrates small SRAM cache (16 kb) onto generic DRAM chip
      • To support serial access of block of data
      • • E.g. refresh bit-mapped screen
        • CDRAM can pre-fetch data from DRAM into SRAM buffer
        • Subsequent accesses solely to SRAM
    • Parallel DRAM