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RSS订阅原创 通信雷达一体化-data域卷积编码
模块有二个时钟，一个是输入时钟，一个是输出时钟（按照所得速率不同而不同）。signal域，输入时钟（20M），输出时钟（40M）。data域， 输入时钟（60M），输出时钟（80M）。模块思想是：首先生成1/2码率的卷积码，然后缓存起来，根据不同的速率要求，给予不同的输出方式。reg [5:0] punc_34; reg punc_34_ready;reg [1:0] i; always @(po...
2018-06-09 17:54:58
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原创 通信雷达一体化——date传输（扰码）
Data 域是以典型的16QAM的调制方式为例，数据传输速率为 36Mb/s。Data 域生成步骤： （插入导频之前） 扰码、 3/4 卷积编码、二级交织、16QAM调制。Data包括16bit的服务域，PSDU，6比特的尾比特域，填充比特48*4*1/4us=48Mb/s,采用3/4卷积编码，速度为48*3/4=36MHz扰码：...
2018-06-09 09:52:58
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原创 802.11a OFDM通信系统之扰码模块
加扰所谓加扰，就是不用增加冗余而扰乱信号，改变数字信号统计特性，使其具有近似白噪声统计特性的一种技术。这种技术的基础是简历在反馈移位寄存器上的。为了方便下文理解，先说明m序列的生成原理线性反馈移位寄存器实现如下图举例说明说明如下：shift_reg 是初始状态（按照规定不能全为零），POLY是由本原多项式得到，若一个特征多项式是本原多项式，则寄存器产生的序列达到最大周期，即为m序列，若包含n个寄存...
2018-05-23 21:21:36
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原创 zedboard之基础理论
本人之前只用过FPGA做过项目,最近对znyq-7000 产生了兴趣，几乎是从零开始学。主要基于zynq-7000 Soc 的设计指南进行学习。（何宾）书上内容太多，在此没有多少基础需要掌握的知识点进行总结...
2018-05-18 19:17:35
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空空如也
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