【转】cyclone与spartan开发对比

<br />http://blog.ednchina.com/liu_xf/1908054/message.aspx<br /> <br />有人问,倒底是Altera的FPGA好,还是 Xilinx的FPGA好,其实这个问题还真不好怎么回答,两家都是全球最大的...

2011-02-11 14:45:00

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【转】FPGA笔试数电部分

转自 http://yuqix.blog.51cto.com/979066/2148641:什么是同步逻辑和异步逻辑?(汉王)同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致〔补充〕:同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在...

2011-01-19 16:43:00

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modelsim常用命令

用do文件进行仿真真得很方便,比写testbench方便多了,采用do文件没有那么多信号定义,管理也比较方便. 1.运行仿真,在主窗口输入命令:vsim work.实体名2.为时钟信号添加驱动,输入命令:force clk 0 0,1 10 -r 20,将仿真时钟设为50MHz;(设时间单位为ns...

2010-05-26 10:49:00

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Verilog/FPGA 小小总结

1、ERROR:HDLCompilers:246 - "*.v" line * Reference to vector reg * is not a legal net lvalue     ERROR:HDLCompilers:53 - "*.v" lin...

2010-05-17 14:52:00

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【转】FPGA器件配置电平和接口标准

1.配置电平和接口标准   Virtex-4、Virtex-5和Spartan-3系列器件增加和修改了一些与配置有关的专用引脚,这些专用引脚如下。  (1)VCCAUX辅助电源:在Virtex-4、Virtex-5、Spartan-3及Spartan-3E器件中,Vccaux为2.5 V;在Spa...

2010-04-02 11:50:00

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【转】Spartan-3 DCM使用详解

 DCM使用详解本文翻译自Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs  DCM主要功能1. 分频倍频:DCM可以将输入时钟进行multiply或者divide,从而得到新的输出时钟。2. 去skew:DCM还可以消除clock的sk...

2010-03-25 12:54:00

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【转】FPGA优化

关于FPGA设计的电路复用问题       首先:整个verilog中是以module为编写基本单元的,module不宜过大,目标是实现一些基本功能即可,module的层次不宜太深,一般3-5层即可,给module划分层次原则:实现最基本功能的为底层module,然后中层是调用这些基本module...

2010-03-18 08:07:00

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[转]verilog综合小结

一:基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire,而寄存器可能综合成WIRE,锁存器和触发器。二:verilog语句结构到门级的映射连续性赋值:assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。...

2010-03-12 10:50:00

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[转]任意分频的verilog语言实现

现来说说分频原理吧,原理通了,什么都好办了。 1. 偶数倍(2N)分频 使用一模N计数器模块即可实现,即每当模N计数器上升沿从0开始计数至N时,输出时钟进行翻转,同时给计数器一复位信号使之从0开始重新计数,以此循环即可。偶数倍分频原理示意图见图1。2. 奇数倍(2N+1)分频 (1)占空比为X/(...

2010-02-24 12:33:00

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[转]FPGA实现信号延时的方法

FPGA实现信号延时的方法汇总:1、门延时数量级的延时(几个ns),可用逻辑门来完成,但告诉综合器不要将其优化掉(不精确,误差大,常常不被推荐)。比如用两个非门(用constraint 来告诉synthesizer 不要综合掉这些逻辑)。2、使用delay cell,lcell。3、采用更快的时钟...

2010-02-05 09:11:00

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testbench

1. 激励的产生对于testbench而言,端口应当和被测试的module一一对应。端口分为input,output和inout类型产生激励信号的时候,input对应的端口应当申明为reg,   output对应的端口申明为wire,inout端口比较特殊,下面专门讲解。1)直接赋值。一般用ini...

2010-02-04 11:53:00

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FPGA设计中若干关键问题

随着FPGA(Field Programmable Gate Array)容量、功能以及可靠性的提高,其在现代数字通信系统中的应用日渐广泛。采用FPGA设计数字电路已经成为数字电路系统领域的主要设计方式之一。在信号的处理和整个系统的控制中,FPGA不但能大大缩减电路的体积,提高电路的稳定性,而且其...

2010-02-04 10:00:00

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HDL的四种建模方式

在FPGA设计中,有四种HDL的建模方式,主要有结构化描述方式、数据流描述方式、行为描述方式和混合设计描述:结构化描述方式:结构化的建模方式就是通过对电路结构的描述来建模,即通过对器件的调用(HDL概念为例化),并使用线网来连接各器件的描述方式。这里的器件包括Verilog HDL的内置门器件如与...

2010-02-04 08:14:00

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[转]Verilog-2001

1.Verilog-2001的由来      Verilog HDL 虽然得到了广泛应用,但是人们在应用过程中也发现了Verilog的不少缺陷。在2001年,OVI(Open Verilog Initiative)向IEEE提交了一个改善了用户觉得原始的Verilog-95标准缺陷的新的标准。这一...

2010-01-08 12:46:00

阅读数:5666

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[转]格雷码计数器的Verilog描述

格雷码计数器的Verilog描述一、格雷码介绍(转载)       在数字系统中只能识别0和1,各种数据要转换为二进制代码才能进行处理,格雷码是一种无权码,采用绝对编码方式,典型格雷码是一种具有反射特性和循环特性的单步自补码,它的循环、单步特性消除了随机取数时出现重大误差的可能,它的反射、自补特性...

2010-01-07 08:48:00

阅读数:5002

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[转]Verilog 对assign和always的一点理解

assign 用于描述组合逻辑always@(敏感事件列表) 用于描述时序逻辑敏感事件 上升沿 posedge,下降沿 negedge,或电平敏感事件列表中可以包含多个敏感事件,但不可以同时包括电平敏感事件和边沿敏感事件,也不可以同时包括同一个信号的上升沿和下降沿,这两个事件可以合并为一个电平敏感...

2009-12-28 10:08:00

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[转]verilog 编程心得

1、进程误触发   最近在做NANDflash控制器,碰到一个进程误触发的问题,即从波形图上看,某些进程的触发条件并没有成立,但是实际在VCS仿真的时候,该进程却被触发了,进而导致控制器工作不正常,而这种不正常只有在用VCS仿真时才会发生,用modelsim做仿真时并没有发现该问题,甚是诡异。  ...

2009-12-28 10:07:00

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