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RSS订阅原创 Verilog的编译指令
编译指令编译指令特性：编译指令是以 ` 为前缀，ASCII为0x60，而不是单引号 ’ ，单引号的ASCII为0x27编译指令从处理它的位置就一直保持有效，除非后面被自己或者其他编译指令覆盖或者取消掉`celldefine 和 `endcelldefine`celldefine 和 `endcelldefine 用于将模块标记为单元（cell），一般在标准单元库中使用，一般来说写的代码都是模块，很少去把它标记为单元最好在模块外面使用这两条指令想到再说`celldefine mod
2020-11-26 17:11:25
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原创 verilog设计过程寄存器使用#1的问题
verilog代码中使用#1延迟有这样子的一种“神话”，为了修正非阻塞赋值的问题，要求加上#1 delay。因此在一般的非阻塞赋值中经常会看到#1的延迟，工程师的解释是为了防止非阻塞赋值奔溃。实际上，加不加#1都不会导致非阻塞赋值奔溃！在非阻塞赋值的RHS加#1延迟，既有好的原因，也有很多坏的原因。好的原因1：在非阻塞赋值上加#1，输出变化会有一个时间单位的延迟，便于查看波形。例如，看一下下面...
2019-02-17 13:00:16
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Code::Blocks 20.03
http://www.codeblocks.org/官网的Code::Blocks 20.03版本，解压即可使用，可以设置为中文版，解压后打开codeblocks.exe即可，进去的选项均为默认选项即可，不影响使用
2020-12-02
空空如也
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