#systemverilog# 关于随机约束之 数组类型数据

前言：在验证工作中，数组是我们最常用的数据结构之一了，那么如何对数组元素做约束呢？本文将给出一些实战的例子。除此外，之前介绍过的unique约束（Link）也可以产生具有唯一元素的数组。

一、动态数组大小的约束

最容易理解的数组约束函数是size()，他可以约束动态数组或者队列的元素个数。

class dynamic_size_array();
 
        rand  logic [31:0]   dyn_array[];
        constraint cst_dyn_array {
               dyn_array.size()  inside  { [1:10] };
        }
 
endclass

二、数组元素求和的约束     

parameter    MAX_TRANSACTION_LEN = 10;
 
class strobe_pat();
 
  rand bit    strobe[MAX_TRANSACTION_LEN];

  constraint cst_set_length {
          strobe.sum() == 4'h4; //  固定数组的求和约束
  }
 
endclass

三、数组中的每一个元素约束

SystemVerilog可以用foreach对数组的每一个元素进行约束。和直接写出的对固定大小的数组的每一个元素的约束相比，使用foreach要更简洁。

比较实际的做法就是使用foreach约束动态数组和队列。

（1）简单的数组约束

class good_sum;
 
  rand uint  len[]; // 声明可随机化的动