浅谈芯片验证中的仿真运行之 timescale （六）作用域问题

于 2024-07-20 11:33:00 发布
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分类专栏： 浅析IC仿真中的时空域问题 SystemVerilog 语言编程 GLS网表仿真，那些应该啃得硬骨头 文章标签： systemverilog
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今天，谈谈 timescale的作用域问题。

通常来讲，定义timescale的几种种方式如下 ：
（1）使用编译命令中定义默认timescale

（2）使用module内部定义timescale

（3）使用`timescale宏，写在module外部

（4）使用`timescale宏，写在module内部


先说结论：

第（1）种写法定义仿真默认timescale，作用域按编译顺序，作用于所有module，直到遇见新的timescale


第（2）种写法定义的timescale  只作用于当前module，对其他module无影响；


第

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【system verilog】继续探究IC前端仿真中的“时间”，timescale，timeunit/timeprecision设置
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浅谈芯片验证中的仿真运行之 timescale （二）典型案例
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【VCS中timescale报错案例】 最近练习vcs时，发现一个以前没有注意的问题，就是利用vcs编译时，多个模块的摆放顺序会对timescale产生影响。 第一张图里面我对多个模块的.v文件进行编译，顺序是aref_cunter.v sdram_aref.v sdram_init.v sdram_rd_wr.v master.v sdram_control_top.v sdram_model_plus.v tb_sdram_control_top.v，timescale 只在tb_sdra.
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