vivado 报错：Input clock driver: Unsupported PLLE2_ADV connectivity.

[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity. The signal freq_meter_calc_inst0/gen_clk_inst/inst/clk_in1 on the freq_meter_calc_inst0/gen_clk_inst/inst/plle2_adv_inst/CLKIN1 pin of freq_meter_calc_inst0/gen_clk_inst/inst/plle2_adv_inst with COMPENSATION mode ZHOLD must be driven by a clock capable IO.

作为一个FPGA小白，对于一个简单的错误都要折腾半天。要不是实验室有师兄们估计又要折腾一两天。最后的原因竟是“时钟不能再普通引脚上输出”。是我绑错引脚了，把时钟在普通引脚上输出。

module freq_meter(
	input	wire		sys_clk,		//系统时钟，50MHz
	input	wire		sys_rst_n,		//复位信号，低电平有效
	input	wire		clk_test,		//待测试时钟
	
	output	wire		clk_out			//生成的待检测时钟
    );
	
//wire define
wire[33:0]	freq;		//计算得到的待检测信号时钟频率
wire clk_50M;
clk_test_gen clk_test_gen_inst0
(
	.clk_in1(sys_clk),
    .clk_out1(clk_out),		//输出生成的待检测时钟信号
    .clk_50M(clk_50M),		//输出生成的待检测时钟信号
    .reset(~sys_rst_n)
);

//例化 freq_meter_calc_inst0
freq_meter_calc freq_meter_calc_inst0
(
	.sys_clk(clk_50M),
	.sys_rst_n(sys_rst_n),
	.clk_test(clk_test),	//待检测时钟
	
	.freq(freq)				//待检测时钟频率
);

ila_0 your_instance_name (
	.clk(clk_50M), // input wire clk

	.probe0(freq) // input wire [33:0] probe0
);

endmodule

解决办法如下：
1、在xdc文件中加上“set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_test_IBUF”降为警告。
2、把时钟绑到专用的始终引脚上，一般含有MRCC、SRCC。