沧海一升的博客

确定设置的约束是否合理，并对出现的时序检查相关警告进行debug

PrimeTime（PT）概述和基本使用流程

当门控信号控制了逻辑单元中时钟信号的路径时，我们会进行Clocl Gating check。

setup和hold的检查也有可能发生在任意两个数据端口，其中不包括时钟端口。

Timing Borrow技术又称为cycle stealing技术，主要是利用latch的电平敏感特性，通过有效电平获取数据，通过无效电平保持被锁存的数据，主要用于解决路径时序不满足电路要求的情况

OCV（on-chip variation）是指在同一个芯片上, 由于制造工艺和环境等原因导致芯片上各部分特征不能完全一样，从而造成偏差，对时序分析造成影响。这些偏差对互联线和cell的延时都是有影响的。

一、多时钟周期 multicycle paths在一些情况下，如下图所示，两个寄存器之间的组合电路传输的逻辑延时超过一个时钟周期。在这样的情况下，这个组合路径被定义为多周期路径（multicycle path）。尽管后一个寄存器会在每一个的时钟的上升沿尝试捕获（capture）数据，但我们会在STA中指定个时钟周期后的上升沿（relevant capture edge）去捕获数据。以上图为例，组合路径的延时为三个周期，那么三个时钟周期的多周期setup check可以用以下语句进行约束ce

单周期时序分析

一、简述静态时序分析是检查系统时序是否满足要求的主要手段。以往时序的验证依赖于仿真，采用仿真的方法，覆盖率跟所施加的激励有关，有些时序违例会被忽略。此外，仿真方法效率非常的低，会大大延长产品的开发周期。静态时序分析工具很好地解决了这两个问题。它不需要激励向量，可以报出系统中所有的时序违例，并且速度很快。但并没有进行系统功能上的验证。上图我们可以看到静态时序分析在整个芯片设计流程中的位置...