Verilog中一个字节比较器成熟的测试模型

最新推荐文章于 2023-06-23 13:14:07 发布
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本文记录了初学者在学习Verilog过程中，设计一个8位字节比较器及其成熟测试模型的过程。通过分析《Verilog数字系统设计教程（第3版）》中的练习，作者提出了测试模型应具备较多测试数据和较大随机性的特点。文中给出了简单的比较器模块代码，并展示了如何在测试 bench 中生成随机字节进行测试，以确保覆盖各种可能的输入组合。
摘要由CSDN通过智能技术生成

刚刚开始学习Verilog语言，希望能够记录下自己的想法。

题目出自《Verilog数字系统设计教程（第3版）》第三部分设计示范与实验练习中的练习一。题目的为：设计一个字节（8位）的比较器，难点是在于写出一个较为成熟的测试模型。根据练习一中给的模板，我们可以知道一个成熟的测试模型应该有以下特点：1.具有较多的测试数据 2.数据有较大的随机性（好吧。。。我现在只看出来这两点）

那么该如何建立一个这样成熟的模型呢？我们先快速浏览一下我的一个字节比较器（并不是重点）：

  module compare_8(X,Y,XGY,XSY,XEY);
  input[7:1] X,Y;
  output XGY,XSY,XEY;
  reg XG

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qq_22750647
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verilog比较器
06-27
　　　设计一个带功能选择的字节（8位）的比较器（compare.v）。 　　　 　　　说明：比较两个字节的大小，选择控制位为sel[1:0]要求在sel的控制下： 　　　1）当 sel=00时如a[7:0]大于b[7:0]，则输出高电平，否则输出低电平； 　　　2）当sel=01时如a[7:0]小于b[7:0]，则输出高电平，否则输出低电平； 　　　3）当sel=01时如a[7:0]等于b[7:0]，则输出高电平，否则输出低电平；
字节(8位)的比较器设计
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2302_76919629的博客
03-19 1042
每当`clock`信号发生变化（从低电平到高电平）时，比较器的两个输入`a`和`b`都会被更新为0到255之间的随机数。比较器根据`a`和`b`的值来决定输出`equal`的值：如果`a`大于`b`，则`equal`为高电平（1'b1）；在这个块中，首先将a和b都设置为0，然后通过一系列的#延迟语句，交替地将a和b设置为1和0。布线后仿真：在布局布线阶段完成后，布线后的仿真考虑了实际的布线延迟和门延迟，因为它是基于实际的硬件布局的，所以速度最慢。该模块负责比较输入值a和b的大小，输出对应的电平信号。
一位比较器三种不同方式的建模
weixin_53713163的博客
05-28 801
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使用Verilog语言实现比较器
12-28
关于计算机组成原理，
Verilog一位数比较器的三种语言描述方式
kuailemixian的博客
06-01 430
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练习一 数据比较器
Jayzou
07-24 751
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04-04
以下是一个8位字节比较器的Verilog代码和测试文件： Verilog代码： module byte_comparator(input [7:0] A, B, output equal); assign equal = (A == B); endmodule 测试文件： module byte_comparator_tb; ...
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04-23
w25q128 官方verilog仿真模型，有助于开发QSPI外设IP，用于QSPI/SPI外设的仿真和调试。
verilog4位比较器
08-15
4位比较器，使用verilog语言实现，使用方便。
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12-09
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06-23 2257
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FPGA/数字IC手撕代码10——基于逻辑运算的4位数值比较器
FPGA/MATLAB学习教程/源码/项目合作开发
12-02 1512
从上述仿真结果可知，1012时，d2=1，表示din1大于din2；
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