数据库系统工程师考试历年试题分析与解答

第 1 章 计算机硬件基础

1.1   计算机硬件基础

    根据考试大纲，本章要求考生掌握以下知识点。

　　（1）计算机组成原理：CPU的组成、性能和基本工作原理。

　　（2）存储系统：存储器的组成、多级存储体系、RAID类型和特性。

　　（3）I/O系统：常用I/O设备、通信设备的性能和基本工作原理；I/O接口的功能、类型和特点。

　　（4）计算机体系结构：CISC/RISC、流水线操作、多处理机和并行处理。

　　（5）可靠性和性能评测：诊断与容错、系统可靠性分析评价、计算机系统性能评测方法、性能计算（响应时间、吞吐量、周转时间）、性能指标和性能设计、性能测试和性能评估。

　　从近年试题来看，有关计算机硬件基础方面考查的范围比较广，但所考查的知识都是一些基本概念。

1.1.1   试题1

    试题1（2004年11月试题1~2）

　　内存按字节编址，地址从A4000H到CBFFFH,共有（1） 字节。若用存储容量为32K?8bit的存储芯片构成该内存，至少需要（2） 片。

　　（1）A.80K   B.96K  C.160K   D.192K

　　（2）A.2   B.5   C.8  D.10

　　试题1分析

　　由CBFFF-A4000就可以得出具体的容量大小：CBFFF-A4000+1= 27FFF+1,化为10进制，则为163840字节（byte），即163840 ? 1024=160K字节。

　　因为芯片的容量是32K?8bit,即32K字节（1byte=8bit），所以只要160 ? 32=5块存储芯片就可以实现该容量。

　　试题1答案

　　（1）C（2）B

1.1.2   试题2

　　试题2（2004年11月试题3）

　　中断响应时间是指 （3） .

　　（3）A.从中断处理开始到中断处理结束所用的时间

　　     B.从发出中断请求到中断处理结束后所用的时间

　　     C.从发出中断请求到进入中断处理所用的时间

　　     D.从中断处理结束到再次中断请求的时间

　　试题2分析

　　当CPU执行I/O请求指令时，向I/O控制器发出相应指令后，CPU并不等待I/O控制器返回的结果，而是继续执行其他操作。此时，I/O控制器负责和外设进行通信，当数据从其数据寄存器写到外设后或者外设的数据写入其数据寄存器后，I/O控制器向CPU发出中断请求，CPU响应中断，并进行相应的处理。注意，由于I/O控制器的数据寄存器大小有限，一次I/O请求往往要经过多次中断过程才能完成。由于CPU无须等待I/O控制器和外设的数据交换，因此提高了整个系统的效率。

　　1. 中断的概念和分类

　　顾名思义，中断就是打断CPU正在执行的工作，让CPU去处理其他更加重要或者更为紧迫的任务。发起中断的事务称为中断源，中断源包括I/O设备、实时时钟、故障源、软件中断等。中断系统使得CPU摆脱了只能按照指令顺序执行的束缚，让计算在并行性、分时操作、故障处理等方面更加灵活。

　　根据中断源的不同，中断可以分为内部中断和外部中断。

　　内部中断是CPU内部产生的中断。在个人计算机（PC）中，内部中断又分为溢出中断、除法错中断、断点中断、软件中断及单步中断，可以使用软件中断实现DOS功能调用和基本BIOS调用，也可以使用单步中断实现程序的调试。

　　外部中断的中断源来自于CPU之外。外部中断按照CPU的响应可以分为可屏蔽中断和非屏蔽中断。非屏蔽中断是CPU一定要响应的中断，通常是计算机发生了紧急情况（如停电等）。可屏蔽中断大多是外设和时钟中断，在计算机处理一些不应该打断的任务时，可以通过设置屏蔽位来不响应这些中断。

　　2. 中断处理过程

　　CPU收到中断请求后，如果是当前允许的中断，那么要停止正在执行的代码，并把内部寄存器入栈（保护现场），这个过程不能被再次打断，所以在保护现场的开始要先关中断，保护完后再开中断。保护现场的过程应该尽量短，以避免错过其他中断。这个过程消耗的时间称为中断响应时间。也就是说，中断响应时间是发出中断请求到中断处理程序开始执行之间的时间差。

　　然后，CPU开始执行中断处理程序。中断处理程序常常比较简单，通常是设置一些标志位，做一些简单的数据处理，而让其他更耗时的处理在非中断程序完成。中断处理程序完成后，需要将刚才保存的现场恢复（恢复现场），把入栈的寄存器出栈，继续执行被中断的程序。整个过程消耗的时间称为中断处理时间。当然，对于不同的中断及不同的应用，这个时间差别比较大，而且也不是一味求短，实际编写中断处理程序时要考虑其重要程度。现在大多数CPU都支持多级中断，即在运行中断处理程序时，还可以响应其他中断，形成中断嵌套。

　　3. 中断的判断

　　当有多个中断源时，每个中断源使用自身的中断请求信号线与CPU相连，这种方式适用于中断源不是很多的情况，而CPU的外部中断引脚是有限的。

　　CPU使用专门程序依次查询判断是哪个中断源的请求，通过查询的次序，可以实现中断的优先级控制。

　　（1）硬件查询：在这种方式中，有一个中断确认信号链与I/O设备相连，某个外设发出中断请求后，中断确认信号开始在各处传递，发出中断请求的外设响应这个信号。

　　（2）总线仲裁：在这种方式中，外设需先得到总线控制权，发出中断请求，最后将设备号通过数据总线发给CPU.总线仲裁机制决定可以发信号的外设。

　　（3）中断向量表：中断向量表是一张有不同中断处理程序入口地址的表格。根据这种机制，每个中断源有不同的中断号，即中断向量，当CPU收到中断信号后，会根据中断号查询中断向量表，以得到该中断的处理程序的入口地址。

　　试题2答案

　　（3）C

1.1.3   试题3

　　试题3（2004年11月试题4）

　　若指令流水线把一条指令分为取指、分析和执行三部分，且三部分的时间分别是t取指=2 ns,t分析=2 ns,t执行=1ns,则100条指令全部执行完毕需 （4） ns.

　　（4）A.13    B.183     C.193     D.203

　　试题3分析

　　有关流水线的执行时间计算问题，是数据库系统工程师考试中经常出现的一类试题，因此，考生务必要掌握流水线的基本原理和实现过程，以及影响流水线效率的因素。

　　在流水线中，其实每一条指令的执行时间并没有减少，而第一条指令完全没有能发挥流水线的优势，只有在3×操作周期的时间后才能执行完成，剩下的时间里每个操作周期将完成一条指令。同时，为了便于设计，一般取流水线中耗时最长的那个部分所需要的时间作为操作周期。

　　设流水线由m段组成，每段所需时间分别为 （1 i m），完成n个任务的实际时间可计算如下：

　　 （为最慢的一段所需时间）

　　流水线的操作周期受到基本操作中最慢的那个操作的制约。这里最慢的操作所需时间是2 ns,所以操作周期是2 ns.即总时间为：

　　 

　　注：实际设计时，这里应该是204 ns.因为每个部分都采用操作周期计算，而操作周期为2 ns,即第1条指令完毕需要的时间是6ns而不是5 ns.

　　试题3答案

　　（4）D

1.1.4   试题4

　　试题4（2004年11月试题5）

　　在单指令流多数据流计算机（SIMD）中，各处理单元必须 （5） .

　　（5）A.以同步方式，在同一时间内执行不同的指令

　　     B.以同步方式，在同一时间内执行同一条指令

　　     C.以异步方式，在同一时间内执行不同的指令

　　     D.以异步方式，在同一时间内执行同一条指令

　　试题4分析

　　1966年，Michael.J.Flynn提出根据指令流、数据流的多倍性特征对计算机系统进行分类（通常称为Flynn分类法），有关定义如下所述。

　　指令流：指机器执行的指令序列。

　　数据流：指由指令流调用的数据序列，包括输入数据和中间结果，但不包括输出数据。

　　多倍性：指在系统性能瓶颈部件上同时处于同一执行阶段的指令或数据的最大可能个数。

　　Flynn根据不同的指令流-数据流组织方式，把计算机系统分成四类，如表1-1所示。

表1-1  Flynn分类法

　　（1）单指令流单数据流（SISD）：SISD其实就是传统的顺序执行的单处理器计算机，其指令部件每次只对一条指令进行译码，并且只为一个操作部件分配数据。流水线方式的单处理机有时也被当做SISD.值得注意的是，Intel公司的奔腾PII中开始采用MMX技术，引进了一些新的通用指令，从某种意义上使用了单指令流多数据流的思想，但是，与Intel公司的前几代产品（X86/Pentium）相比，其指令序列的执行方式和调用数据的方式没有发生根本性的变化，所以从整体上来看，采用奔腾PII芯片的PC仍属于SISD类。

　　（2）单指令流多数据流（SIMD）：SIMD以并行处理机（阵列处理机）为代表，并行处理机包括多个重复的处理单元PU1~PUn,由单一指令部件控制，按照同一指令流的要求为它们分配各自所需的不同数据。相联处理机也属于这一类。

　　（3）多指令流单数据流（MISD）：MISD具有n个处理单元，按n条不同指令的要求对同一数据流及其中间结果进行不同的处理。一个处理单元的输出又作为另一个处理单元的输入。这类系统实际上很少见到。有文献把流水线看做多个指令部件，称流水线计算机是MISD.

　　（4）多指令流多数据流（MIMD）：MIMD是指能实现作业、任务、指令等各级全面并行的多机系统。多处理机属于MIMD.当前的高性能服务器与超级计算机大多具有多个处理机，能进行多任务处理，称为多处理机系统。不论是大规模并行处理机MPP（Massively Parallel Processor）或对称多处理机SMP（Symmetrical Multi-Processor），都属于这一类。

　　Flynn分类法是最普遍使用的分类法。其他的分类法还有：

　　（1）冯氏分类法：由冯泽云在1972年提出，冯氏分类法用计算机系统在单位时间内所能处理的最大二进制位数来对计算机系统进行分类。

　　（2）Handler分类法：由Wolfgan Handler在1977年提出，Handler分类法根据计算机指令执行的并行度和流水线来对计算机系统进行分类。

　　（3）Kuck分类法：由David J.Kuck在1978年提出，Kuck分类法与Flynn分类法相似，也是用指令流、执行流和多倍性来描述计算机系统特征，但其强调执行流而不是数据流的概念。

　　试题4答案

　　（5）B

1.1.5   试题5

    试题5（2004年11月试题6）

　　单个磁头在向盘片的磁性涂料层上写入数据时，是以 （6） 方式写入的。

　　（6）A.并行     B.并-串行     C.串行     D.串-并行

　　试题5分析

　　串行通信中，两个设备之间通过一对信号线进行通信，其中一根为信号线，另外一根为信号地线，信号电流通过信号线到达目标设备，再经过信号地线返回，构成一个信号回路。

　　并行通信中，基本原理与串行通信没有区别。只不过使用了成倍的信号线路，从而一次可以传送更多位信号。

　　单磁头可以看做一对信号线路，所以是以串行方式写入数据。

　　试题5答案

　　（6）C

1.1.6   试题6

　　试题6（2004年11月试题7~8）

　　容量为64块的Cache采用组相联方式映像，每块大小为128个字，每4块为一组。若主存容量为4096块，且以字编址，那么主存地址应该为（7） 位，主存区号为（8） 位。

　　（7）A.16     B.17    C.18     D.19

　　（8）A.5     B.6    C.7     D.8

　　试题6分析

　　Cache（高速缓冲存储器）的功能是提高CPU数据输入/输出的速率，突破所谓的"冯·诺依曼瓶颈",即CPU与存储系统间数据传送带宽限制。高速存储器能以极高的速率进行数据的访问，但由于其价格高昂，如果计算机的主存储器完全由这种高速存储器组成则会大大增加计算机的成本。通常在CPU和主存储器之间设置小容量的Cache.Cache容量小但速度快，主存储器速度较低但容量大，通过优化调度算法，系统的性能会大大改善，仿佛其存储系统容量与主存相当而访问速度近似于Cache.在计算机的存储系统体系中，Cache是访问速度最快的层次。

　　使用Cache改善系统性能的依据是程序的局部性原理。依据局部性原理，把主存储器中访问概率高的内容存放在Cache中，当CPU需要读取数据时就首先在Cache中查找是否有所需内容，如果有则直接从Cache中读取；若没有，则再从主存中读取该数据，然后同时送往CPU和Cache.如果CPU需要访问的内容大多都能在Cache中找到（称为访问命中，hit），则可以大大提高系统性能。

　　当CPU发出访问请求后，存储器地址先被送到Cache控制器以确定所需数据是否已在Cache中，若命中则直接对Cache进行访问。这个过程称为Cache的地址映射。常见的映射方法有直接映射、相联映射和组相联映射。

　　（1）直接映射：以随机存取存储器作为Cache存储器，硬件电路较简单。在进行映射时，存储器的地址被分成三部分，从高到低依次为：高位地址标识符、块号，以及块内地址。首先按照块号访问Cache,把该块的tag值与存储器地址中的tag域进行比较，若相同则根据地址中的word域对该项数据进行读写，若tag不相符则说明访问未命中。直接映射方式也是一种多对一的映射关系。

　　（2）相联映射：使用相联存储器作为Cache,其速度快于直接映射，但是硬件电路较复杂，而且价格也较昂贵。使用相联存储器组成的Cache存储器，其基本单元分成两部分：地址部分和数据部分。数据部分用于存放数据，而地址部分则存放该数据的存储器地址。当进行映射时，相联存储器把CPU发出的存储器地址与Cache内所有的地址信息同时进行比较，以确定是否命中。全相联映射方式因其电路难于设计和实现，而只适用于小容量Cache.

　　（3）组相联映射：组相联映射的每一个Cache块中有两个或两个以上不同的tag域，每一个tag域则对应着一个数据域。这样，Cache中同一项的两个（或多个）数据有相同的block值和word值，但是可以有不同的tag值，从而弥补了直接映射机制的缺陷。当CPU发出读写请求后，地址信息中的block域用来访问Cache存储器。存储器地址所含的tag域则同时和同一块中所有的tag进行比较，以确定是否命中。为了加快tag的比较过程，可以采用相联存储器的方式并行地进行比较，这就是组相联名称的由来。组相联映射方式适度地兼顾了相联和直接映射两种方式的优点。在Cache容量相等的条件下，组相联映射比直接映射方式有更高的命中率。

　　若计算机的Cache容量大，速度快，而且运行的程序又能使CPU读写的数据经常在Cache中获得，则该程序执行的速度就快，也就是说如果程序短，访问存储器的局部性比较大，Cache的命中率就会比一般程序高。采用这种程序来评价计算机性能时往往性能偏好。

　　本题为组相联的Cache,存储器的主存地址和Cache地址格式为：

　　区号的长度由主存分区的区数确定，组号的长度由一个区所分的组数确定，块号的长度由一个组所分的块数确定，块内地址由块的大小确定。

　　所以依据题意得：Cache分4块为一组，所以块长度 = log24 = 2;64块的Cache可以分为16组，所以组号长度 = log216 = 4;字块大小为128,所以块内地址长度 = log2128 = 7.

　　由于Cache分为64块，所以主存分为4096/64 = 64个区，区号长度 = log264 = 6.主存块长度 = log24 = 2;主存组号长度 = log216 = 4;主存块内地址长度 = log2128 = 7.总长度 = 区号长度+组号长度+块长度+块内地址长度=19.

　　试题6答案

　　（7）D（8）B

1.1.7   试题7

　　试题7（2005年5月试题1~2）

　　在计算机中，最适合进行数字加减运算的数字编码是 （1） ,最适合表示浮点数阶码的数字编码是（2） .

　　（1）A.原码     B.反码     C.补码     D.移码

　　（2）A.原码     B.反码     C.补码     D.移码

　　试题7分析

　　本题实际上是考查考生对原码、反码、补码和移码的理解，如果对这几种码制的特性比较熟悉，题目自然就迎刃而解了。一个正数的原码、补码、反码是相同的，负数则不同。下面简单介绍一下这几种码制的各自特色。

　　1.原码

　　原码是将最高位用做符号位（0表示正数，1表示负数），其余各位代表数值本身的绝对值的表示形式。这种方式是最容易理解的。例如，+11的原码是00001011,-11的原码是10001011.

　　但是在计算时直接使用原码会有麻烦。比如（1）10+（-1）10 = 0,如果直接使用原码，则：

　　（00000001）2 + （1000001）2= （10000010）2

　　这样计算的结果是-2,也就是说，使用原码直接参与计算可能会出现错误的结果。所以，原码的符号位不能直接参与计算，必须和其他位分开，这样会增加硬件的开销和复杂性。

　　2.反码

　　正数的反码与原码相同。负数的反码符号位为1,其余各位为该数绝对值的原码按位取反。这个取反的过程使得这种编码称为反码。例如，-11的反码是11110100.

　　同样对上面的加法，使用反码的结果是：

　　（00000001）2 + （11111110）2 = （11111111）2

　　这样的结果是负0,而在人们普遍的观念中，0是不分正负的。反码与原码的特性刚好相反，反码的符号位可以直接参与计算，减法运算能得到正确结果，但直接进行加法运算无法得到正确结果。

　　3.补码

　　正数的补码与原码相同。负数的补码是该数的反码加1,这个加1就是"补".例如，-11的补码是11110101.

　　再次做加法是这样的：

　　（00000001）2 + （11111111）2 = （00000000）2

　　因此，直接使用补码进行计算的结果是正确的。对一个补码表示的数，要计算其原码，只要对它再次求补就可以了。

　　由于补码能使符号位与有效值部分一起参加运算，从而简化运算规则，同时它也使减法运算转换为加法运算，进一步简化计算机中运算器的电路，所以在大部分计算机系统中，数据都使用补码表示。

　　4.移码

　　移码是在补码的基础上把首位取反得到的，这样使得移码非常适合于阶码的运算，所以移码常用于表示阶码。

　　试题7答案

　　（1）C（2）D

1.1.8   试题8

    试题8（2005年5月试题3）

　　如果主存容量为16MB,且按字节编址，表示该主存地址至少应需要 （3） 位。

　　（3）A.16     B.20    C.24     D.32

　　试题8分析

　　根据主存容量或芯片的规格求地址的位数，或者数据线的数量，这种题型在考试中经常出现，知道规则就很容易解题。

　　只要把主存的容量写成2的N次方的形式，即可求得地址线的数目。这个N就是地址的位数，例如，题目中的16M=224 ,所以，表示该主存地址至少需要24位。其实这种规律也是从实践过程中总结出来的，我们来看几个简单的例子：

　　如果地址线有1根，则可以表示2个地址，即0,1,刚好满足21=2;

　　如果地址线有2根，则可以表示4个地址，即00,01,10,11,满足22=4;

　　如果地址线有3根，则可以表示8个地址，即000,001,010,011,100,101,110,111,满足23=8;

　　依次类推，也就把规律总结出来了。

　　试题8答案

　　（3）C

1.1.9   试题9

　　试题9（2005年5月试题4~6）

　　操作数所处的位置，可以决定指令的寻址方式。操作数包含在指令中，寻址方式为 （4） ;操作数在寄存器中，寻址方式为 （5）;操作数的地址在寄存器中，寻址方式为 （6） .

　　（4）A.立即寻址B.直接寻址C.寄存器寻址D.寄存器间接寻址

　　（5）A.立即寻址 B.相对寻址  C.寄存器寻址D.寄存器间接寻址

　　（6）A.相对寻址B.直接寻址  C.寄存器寻址D.寄存器间接寻址

　　试题9分析

　　本题考查的是考生对操作数几种基本寻址方式的理解。操作数寻址有以下方式。

　　1.隐含寻址

　　在指令中不明显地给出而是隐含着操作数的地址。例如，单地址的指令格式，没有在地址字段中指明第二操作数地址，而是规定累加寄存器AC作为第二操作数地址，AC对单地址指令格式来说是隐含地址。

　　2.立即寻址

　　指令的地址字段指出的不是操作数的地址，而是操作数本身。这种方式的特点是指令执行时间很短，不需要访问内存取数。题目中所说的"操作数包含在指令中"的寻址方式就是立即寻址。

　　例如，单地址的移位指令格式为：

　　这里D不是地址，而是一个操作数。F为标志位，当F=1时，操作数进行右移；当F=0时，操作数进行左移。

　　3.直接寻址

　　直接寻址的特点是在指令的地址字段中直接指出操作数在内存的地址D.

　　采用直接寻址方式时，指令字中的形式地址D就是操作数的有效地址E,即E=D.因此，通常又把形式地址D称为直接地址。此时，由寻址模式给予指示。如果用S表示操作数，那么直接寻址的逻辑表达式为S=（E）=（D）。

　　4.间接寻址

　　间接寻址的情况下，指令地址字段中的形式地址D不是操作数的真正地址，而是操作数地址的指示器，D单元的内容才是操作数的有效地址。

　　如果把直接寻址和间接寻址结合起来，则指令有如下形式：

　　寻址特征位I=0,表示直接寻址，这时有效地址E=D;I=1,表示间接寻址，这时有效地址E=（D）。

　　间接寻址方式是早期计算机中经常采用的方式，但由于两次访问内存，影响指令执行速度，现在已不大使用。

　　5.寄存器寻址方式和寄存器间接寻址方式

　　当操作数不是放在内存中，而是放在CPU的通用寄存器中时，可采用寄存器寻址方式。此时指令中给出的操作数地址不是内存的地址单元号，而是通用寄存器的编号。这也就是题目中所说的"操作数在寄存器中"的寻址方式。

　　寄存器间接寻址方式与寄存器寻址方式的区别在于：前者指令格式中的寄存器内容不是操作数，而是操作数的地址，该地址指明的操作数在内存中。这也就是题目中所说的"操作数的地址在寄存器中"的寻址方式。

　　6.相对寻址方式

　　相对寻址是指把程序计数器PC的内容加上指令中的形式地址D而形成操作数的有效地址。程序计数器的内容就是当前指令的地址。相对寻址是相对于当前的指令地址而言的。采用相对寻址方式的好处是程序员无须用指令的绝对地址编程，所编写的程序可以放在内存中的任何地方。

　　在相对寻址方式中，形式地址D通常称为偏移量，其值可正可负，相对于当前指令地址进行浮动。

　　7.基址寻址方式

　　基址寻址方式是将CPU中基址寄存器的内容加上指令中的形式地址而形成操作数的有效地址。它的优点是可以扩大寻址能力。与形式地址相比，基址寄存器的位数可以设置得很长，从而可以在较大的存储空间中寻址。

　　8.变址寻址方式

　　变址寻址方式与基址寻址方式计算有效地址的方法很相似，它把CPU中某个变址寄存器的内容与偏移量D相加来形成操作数有效地址。但使用变址寻址方式的目的不在于扩大寻址空间，而在于实现程序块的规律性变化。

　　9.块寻址方式

　　块寻址方式经常用在I/O指令中，以实现外存储器或外围设备同内存之间的数据块传送。块寻址方式在内存中还可用于数据块迁移。块寻址时，通常在指令中指出数据块的起始地址（首地址）和数据块的长度（字数或字节数）。

　　如果数据块是变长的，可用三种方法指出它的长度：

　　在指令中画出字段指出长度；

　　指令格式中指出数据块的首地址与末地址；

　　由块结束字符指出数据块长度。

　　10.段寻址方式

　　微型机中采用了段寻址方式，例如它们可以给定一个20位的地址，从而有1MB存储空间的直接寻址能力。为此将整个1MB空间以64KB为单位划分成若干段。在寻址一个内存具体单元时，由一个基地址再加上某些寄存器提供的16位偏移量来形成实际的20位物理地址。这个基地址就是CPU中的段寄存器。在形成20位物理地址时，段寄存器中的16位数会自动左移4位，然后以16位偏移量相加，即可形成所需的内存地址。这种寻址方式的实质还是基址寻址。

　　试题9答案

　　（4）A（5）C（6）D

1.1.10   试题10

　　试题10（2005年5月试题7）

　　三个可靠度R均为0.8的部件串联构成一个系统，如图1-1所示。

图1-1  串联系统

　　则该系统的可靠度为 （7） .

　　（7）A.0.240    B.0.512     C.0.800v     D.0.992

　　试题10分析

　　计算机系统是一个复杂的系统，而且影响其可靠性的因素也非常繁复，很难直接对其进行可靠性分析；但通过建立适当的数学模型，把大系统分割成若干子系统，可以简化其分析过程。常见的系统可靠性数学模型有以下三种。

　　1.串联系统

　　假设一个系统由n个子系统组成，当且仅当所有的子系统都能正常工作时，系统才能正常工作，这种系统称为串联系统，如图1-2所示。

图1-2  串联系统

　　设系统各个子系统的可靠性分别用R1,R2,…，Rn表示，则系统的可靠性为：

　　R = R1×R2×…×Rn

　　如果系统的各个子系统的失效率分别用λ1,λ2,…，λn来表示，则系统的失效率为：

　　λ = λ1×λ2×…×λn

　　2.并联系统

　　假如一个系统由n个子系统组成，只要有一个子系统能够正常工作，系统就能正常工作，这种系统称为并联系统，如图1-3所示。

图1-3  并联系统

　　设系统各个子系统的可靠性分别用R1,R2,…，Rn表示，则系统的可靠性为：

　　 

　　假如所有的子系统的失效率均为l,则系统的失效率为：

　　 

　　在并联系统中只有一个子系统是真正需要的，其余n-1个子系统称为冗余子系统，随着冗余子系统数量的增加，系统的平均无故障时间也增加了。

　　3.模冗余系统

　　m模冗余系统由m个（m = 2n+1,为奇数）相同的子系统和一个表决器组成，经过表决器表决后，m个子系统中占多数相同结果的输出作为系统的输出，如图1-4所示。

图1-4  模冗余系统

　　在m个子系统中，只有n+1个或n+1个以上的子系统能正常工作，系统才能正常工作，输出正确结果。假设表决器是完全可靠的，每个子系统的可靠性为R0,则m模冗余系统的可靠性为：

　　其中为从m个元素中取j个元素的组合数。

　　显然，本题是一个简单的串联系统可靠性计算的试题，其可靠性为：

　　 

　　试题10答案

　　（7）B

1.1.11   试题11

　　试题11（2005年5月试题15~16）

　　存储在磁盘上的数据的排列方式会影响I/O服务的总时间。假设每磁道划分成10个物理块，每块存放1个逻辑记录。逻辑记录R1,R2,…，R10存放在同一个磁道上，记录的安排顺序如表1-2所示。

表1-2  记录的安排顺序

　　假定磁盘的旋转速度为20ms/周，磁头当前处在R1的开始处。若系统顺序处理这些记录，使用单缓冲区，每个记录处理时间为4ms,则处理这10个记录的最长时间为 （15） ;对信息存储进行优化分布后，处理10个记录的最少时间为（16） .

　　（15）A.180ms    B.200ms     C.204ms     D.220ms

　　（16）A.40ms    B.60ms     C.100ms     D.160ms

　　试题11分析

　　首先从磁盘的转速20ms/周，我们可以知道，读取一条记录需要2ms.值得注意的一点是：处理一条记录的前提是将其读出来。处理第1条记录时，要先将其读取出来，再进行处理，所以处理R1所需时间为2ms+4ms,当R1处理完时，磁头已经转到了R4的位置，此时要将其调整到R2的位置，需要经过R5,R6,R7,R8,R9,R10,R1,这样要耗16ms的时间，再加上读取R2需要2ms以及处理数据的4ms,R2的总处理时间应为22ms.依次类推，处理这10个记录的时间为：

 

　　从上面的分析，我们知道，大部分时间消耗在磁头回移的过程中。为了减少这种时间消耗，可以对排列顺序进行优化，优化后的排列顺序应为：R1,R8,R5,R2,R9,R6,R3,R10,R7,R4.这样，处理完R1时，磁头就到了R2的位置。直接读取R2,处理R2,处理完R2,磁头又到了R3的位置。依次类推，每条记录的读取及处理时间为：2ms+4ms=6ms,所以总时间为 .

　　试题11答案

　　（15）C（16）B

1.1.12   试题12

    试题12（2006年5月试题1）

　　两个同符号的数相加或异符号的数相减，所得结果的符号位SF和进位标志CF进行（1） 运算为l时，表示运算的结果产生溢出。

　　（l）A.与  B.或   C.与非   D.异或

　　试题12分析

　　在两个有符号数进行加减运算时，如果运算结果超出上述可表示的有效范围，就会发生溢出，使计算结果出错。显然，溢出只能出现在两个同符号数相加或两个异符号数相减的情况下。

　　一个有符号数的运算相加或异符号数相减时，如果次高位向最高位有进位（或借位），而最高位向前无进位（或借位），则结果发生溢出。平常我们把这个叫做正溢出。反过来，如果次高位向最高位无进位（或借位），而最高位向前有进位（或借位），则结果也发生溢出。平常我们把这个叫做负溢出。

　　有符号数算术运算的溢出可根据运算结果的符号位和进位标志判别。溢出的逻辑表达式为：VF=SF⊕CF,即符号位和进位标志相异或，当异或结果为0时，则表示没有溢出。

　　试题12答案

　　（1）D

1.1.13   试题13

　　试题13（2006年5月试题2）

　　若浮点数的阶码用移码表示，尾数用补码表示。两规格化浮点数相乘，最后对结果规格化时，右规的右移位数最多为 （2）  位。

　　（2）A.l    B.2   C.尾数位数  D.尾数位数-l

　　试题13分析

　　为了充分利用尾数来表示更多的有效数字，即提高数据的表示精度，通常采用规格化浮点数。规定浮点数在运算结束将运算结果存到计算机中时，必须是规格化的浮点数。规格化浮点数尾数的最高数值位是有效数字，即正尾数0.5≤F<1,负尾数-1<F≤-0.5.要求规格化以后，其尾数部分是正数时为0.1×××的形式；是负数时，对于原码为1.1×××的形式，对于补码为1.0×××的形式，可以通过尾数小数点的左右移动和阶码的变化实现。那么，将两个尾数相乘，则积的最高数值位是有效数字，即正尾数[0.25]补≤F<[1]补，负尾数[-1] 补<F≤[-0.5] 补，所以，右规时的右移位数最多是1位。

　　试题13答案

　　（2）A

1.1.14   试题14

　　试题14（2006年5月试题3~4）

　　高速缓存Cache与主存间采用全相联地址映像方式，高速缓存的容量为4MB,分为4块，每块1MB,主存容量为256MB.若主存读写时间为30ns,高速缓存的读写时间为3ns,平均读写时间为3.27ns,则该高速缓存的命中率为 （3） %.若地址变换表如下所示，则主存地址为8888888H时，高速缓存地址为 （4） H.

　　（3）A.90          B.95            C.97          D.99

　　（4）A.488888      B.388888        C.288888      D.188888

　　试题14分析

　　如果以h代表对Cache的访问命中率，t1表示Cache的周期时间，t2表示主存储器周期时间，使用"Cache+主存储器"的系统的平均周期为t3,则

 

　　其中1-h又称为失效率（未命中率）。

　　在本题中，t2= 30ns,t1 = 3ns,t3 = 3.27ns,把这些数据代入上面的公式，则可求出h = 99%.

　　当主存地址为8888H时，即二进制地址为1000100010001000100010001000B,其中块内地址10001000100010001000B,而相联存储器中存储的是区号100010B和区内Cache块号为01B.将Cache块号与块内地址连接到一起，构成Cache的地址为0110001000100010001000B,即188888H.

　　试题14答案

　　（3）D （4）D

1.1.15   试题15

　　试题15（2006年5月试题5）

　　若某计算机系统是由500个元器件构成的串联系统，且每个元器件的失效率均为10-7/H,在不考虑其他因素对可靠性的影响时，该计算机系统的平均故障间隔时间为（5）小时。

　　（5）A.2×104     B.5×104    C.2×105     D.5×105

　　试题15分析

　　计算机系统的可靠性是指从它开始运行（t = 0）到某时刻t这段时间内能正常运行的概率，用R（t）表示。所谓失效率是指单位时间内失效的元件数与元件总数的比例，以λ表示。当λ为常数时，可靠性与失效率的关系为R（t）=e-λt,两次故障之间系统能正常工作的时间的平均值称为平均无故障时间MTBF,MTBF=1/λ。

　　通常用平均修复时间（MTRF）来表示计算机的可维修性，即计算机的维修效率，平均修复时间指从故障发生到机器修复平均所需要的时间。计算机的可用性是指计算机的使用效率，它以系统在执行任务的任意时刻能正常工作的概率A来表示。

　　A= MTBF/（MTBF+MTRF）

　　根据串联模型的分析，该计算机系统的总失效率为各元器件的失效率之和，即为500×10-7/小时=5×10-5/小时。因为失效率的倒数即为平均故障间隔时间，从而求出平均故障间隔时间为2×104/小时。

　　试题15答案

　　（5）A

1.1.16   试题16

    试题16（2006年5月试题6）

　　某指令流水线由5段组成，各段所需要的时间如图1-5所示。

图1-5  某指令流水线图

　　连续输入10条指令时的吞吐率为 （6） .

　　 

　　试题16分析

　　有关流水线连续执行指令所需时间，请参考试题3的分析。

　　执行完10条指令所需时间=  

　　连续输入10条指令时的吞吐率 = 

　　试题16答案

　　（6）C

1.1.17   试题17

    试题17（2007年5月试题1）

　　（1） 不属于计算机控制器中的部件。

　　（1）A. 指令寄存器 IR          B.程序计数器 PC

　　     C. 算术逻辑单元 ALU      D. 程序状态字寄存器 PSW

　　试题17分析

　　构成计算机控制器的硬件主要有指令寄存器IR、程序计数器PC、程序状态字寄存器PSW、时序部件和微操作形成部件等。而算数逻辑单元ALU不是构成控制器的部件。

　　试题17答案

　　（1）C

1.1.18   试题18

    试题18（2007年5月试题2）

　　在 CPU 与主存之间设置高速缓冲存储器 Cache,其目的是为了（2） .

　　（2）A.扩大主存的存储容量               B.提高 CPU 对主存的访问效率

　　     C.既扩大主存容量又提高存取速度      D.提高外存储器的速度

　　试题18分析

　　请参考试题6的分析。

　　试题18答案

　　（2）B

1.1.19   试题19

    试题19（2007年5月试题3）

　　下面的描述中， （3） 不是 RISC 设计应遵循的设计原则。

　　（3）A. 指令条数应少一些

　　     B. 寻址方式尽可能少

　　     C. 采用变长指令，功能复杂的指令长度长而简单指令长度短

　　     D. 设计尽可能多的通用寄存器

　　试题19分析

　　在设计RISC时，需要遵循如下基本原则：

　　（1）指令条数少，一般为几十条指令。

　　（2）寻址方式尽可能少。

　　（3）采用等长指令，不管功能复杂的还是简单的指令，均用同一长度。

　　（4）设计尽可能多的通用寄存器。

　　因此，采用变长指令，功能复杂的指令长度长而简单指令长度短不是应采用的设计原则。

　　试题19答案

　　（3）C

1.1.20   试题20

　　试题20（2007年5月试题4）

　　某系统的可靠性结构框图如图1-6所示。该系统由 4 个部件组成，其中 2、3 两部件并联冗余，再与 1、4 部件串联。假设部件 1、2、3 的可靠度分别为 0.90、0.70、0.70,若要求该系统的可靠度不低于 0.75,则进行系统设计时，分配给部件 4 的可靠度至少应为 （4） .

图1-6  某系统结构图

　　 

　　试题20分析

　　从可靠性设计角度分析，试题给出的是一种串并混合系统。首先考虑部件2和部件3是并联结构，它们的可靠度都为0.70,两者并联冗余的可靠性为1-（1-0.7）2=0.91.在此基础上，系统可以看做是由可靠度为0.90的部件1、可靠度为0.91的冗余部件和部件4串联构成。

　　假设部件4的可靠度为x,因为串联系统的可靠度为各部件可靠度之积，则：

　　0.90*0.91*x > 0.75

　　从而可以求出部件4的可靠度应不小于0.92.

　　试题20答案

　　（4）C

1.1.21   试题21

    试题21（2007年5月试题5）

　　指令流水线将一条指令的执行过程分为四步，其中第1、2和4步的经过时间为 ,如图1-7所示。若该流水线顺序执行 50 条指令共用153 t,并且不考虑相关问题，则该流水线的瓶颈第3步的时间为 （5） t.

图1-7  某指令流水线

　　（5）A. 2           B. 3             C. 4           D. 5

　　试题21分析

　　根据题意可以看到，在此流水线中顺序执行50条指令用了153 t,流水线的瓶颈必定是第3步。假定流水线中第3步经过的时间为x,该指令流水线顺序执行50条指令所用的时间为,从而算出第3步经过的时间为3 t.

　　试题21答案

　　（5）B

1.1.22   试题22

    试题22（2007年5月试题6）

　　系统响应时间和作业吞吐量是衡量计算机系统性能的重要指标。对于一个持续处理业务的系统而言，其 （6） .

　　（6）A. 响应时间越短，作业吞吐量越小      B. 响应时间越短，作业吞吐量越大

　　     C. 响应时间越长，作业吞吐量越大      D. 响应时间不会影响作业吞吐量

　　试题22分析

　　系统响应时间是指用户发出完整请求到系统完成任务给出响应的时间间隔。作业吞吐量是指单位时间内系统完成的任务量。若一个给定系统持续地收到用户提交的任务请求，则系统的响应时间将对作业吞吐量造成一定影响。若每个任务的响应时间越短，则系统的空闲资源越多，整个系统在单位时间内完成的任务量将越大；反之，若响应时间越成长，则系统的空闲资源越少，整个系统在单位时间内完成的任务量将越少。

　　试题22答案

　　（6）B

1.1.23   试题23

　　试题23（2007年11月试题1~2）

　　在指令系统的各种寻址方式中，获取操作数最快的方式是 （1）.若操作数的地址包含在指令中，则属于 （2） 方式。

　　（1）A. 直接寻址      B. 立即寻址     C. 寄存器寻址        D. 间接寻址

　　（2）A. 直接寻址      B. 立即寻址     C. 寄存器寻址         D. 间接寻址

　　试题23分析

　　有关各种寻址方式的详细知识，请参考试题9的分析。

　　（1）直接寻址方式：有效地址EA由指令直接给出。

　　（2）立即寻址方式：操作数在指令中给出。

　　（3）寄存器寻址方式：操作数在指定的寄存器中。

　　（4）寄存器间接寻址方式：EA在基址寄存器（BX/BP）或变址寄存器（SI/DI）中。

　　试题23答案

　　（1）B （2）A

1.1.24   试题24

    试题24（2007年11月试题3）

　　系统响应时间和作业吞吐量是衡量计算机系统性能的重要指标。对于一个持续处理业务的系统而言， （3） ,表明其性能越好。

　　（3）A. 响应时间越短，作业吞吐量越小      B. 响应时间越短，作业吞吐量越大

　　     C. 响应时间越长，作业吞吐量越大      D. 响应时间不会影响作业吞吐量

　　试题24分析

　　系统吞吐量，即每秒钟执行的作业数。系统吞吐量越大，则系统的处理能力就越强。系统吞吐量与系统硬、软件的选择有着直接的关系，如果要求系统具有较大的吞吐量，就应当选择具有较高性能的计算机和网络系统。

　　系统响应时间是从用户向系统发出一个作业请求开始，经系统处理后给出应答结果的时间。如果要求系统具有较短的响应时间，就应当选择运算速度较快的CPU及具有较高传递速率的通信线路，如实时应用系统。

　　试题24答案

　　（3）B

1.1.25   试题25

    试题25（2007年11月试题4~5）

　　若每一条指令都可以分解为取指、分析和执行三步。已知取指时间t取指=4,分析时间t分析=3 ,执行时间t执行=5 .如果按串行方式执行完100条指令需要  （4） .如果按照流水线方式执行，执行完100条指令需要 （5）  .

　　（4）A. 1190      B.119　　　　5C. 1200        D.1205

　　（5）A. 504      B. 507　　　 C. 508           D.510

　　试题25分析

　　按顺序方式执行指令，每条指令从取指到执行共耗时12?t,所以100条指令共耗时： .

　　有关流水线连续执行指令所需时间，请参考试题3的分析。在本题中，采用流水线的耗时为： 

　　试题25答案

　　（4）C（5）B

1.1.26   试题26

    试题26（2007年11月试题6）

　　若内存地址区间为4000H~43FFH,每个存储单元可存储16位二进制数，该内存区域由4片存储器芯片构成，则构成该内存所用的存储器芯片的容量是 （6） .

　　（6）A. 512×16bit     B. 256×8bit   C. 256×16bit      D. 1024×8bit

　　试题26分析

　　内存从4000H到43FFH的内存有 43FFH-4000H+1=1024 个字节，由于每个存储单元可存储16位二进制数，内存区域用4片存储器芯片构成，因此每片的容量为1024/4×16bit=256×16 bit.

　　试题26答案

　　（6）C

1.1.27   试题27

    试题27（2008年5月试题1）

　　在计算机体系结构中，CPU 内部包括程序计数器 PC、存储器数据寄存器 MDR、指令寄存器IR 和存储器地址寄存器MAR 等。若CPU 要执行的指令为：MOVR0, #100（即将数值100传送到寄存器R0中），则CPU 首先要完成的操作是 （1） .

　　（1）A.100→R0    B. 100→MDR   C. PC→MAR   D. PC→IR

　　试题27分析

　　指令的执行过程一般为：到内存读取指令，控制器分析指令，控制器按指令要求的具体操作功能，用一到几个执行步骤，驱动计算机相关部件完成指令的运算、操作功能，并在这期间准备好下一条指令的地址到程序计数器PC中，至此，本条指令的功能算是完成了，接下来检查有无中断请求，若无中断请求，则进入下一条指令的执行过程。

　　所以，CPU 要执行指令MOV R0,#100,则首先要把程序计数器 PC的内容送到地址寄存器中。

　　试题27答案

　　（1）C

1.1.28   试题28

    试题28（2008年5月试题2）

　　现有四级指令流水线，分别完成取指、取数、运算、传送结果四步操作。若完成上述操作的时间依次为9ns、10ns、6ns、8ns,则流水线的操作周期应设计为（2） ns.

　　（2）A. 6      B. 8        C. 9        D. 10

　　试题28分析

　　如果流水线的每个子任务所需的时间不同，则其执行速度取决于其执行顺序中最慢的那一个，即流水线周期等于执行时间最长的子任务的执行时间。本题中，四步操作中执行时间最长的是取数（10ns），因此流水线的操作周期应设置为10ns.

　　试题28答案

　　（2）D

1.1.29   试题29

    试题29（2008年5月试题3）

　　内存按字节编址，地址从90000H 到CFFFFH,若用存储容量为16K×8bit的存储器芯片构成该内存，至少需要 （3） 片。

　　（3）A. 2      B. 4        C. 8        D. 16

　　试题29分析

　　内存按字节编址，地址从90000H 到CFFFFH,则：

　　内存容量=CFFFF-90000+1=3FFFF+1=40000H=218B=256KB

　　已知存储芯片的规格为16K×8bit,每块芯片的位宽为8bit,则该芯片单块的容量为16KB,需要该规格的芯片数量为：256KB/16KB=16片。

　　试题29答案

　　（3）D

1.1.30   试题30

　　试题30（2008年5月试题4）

　　CPU 中的数据总线宽度会影响 （4） .

　　（4）A. 内存容量的大小　　　　   B. 系统的运算速度

　　     C. 指令系统的指令数量　　　　D. 寄存器的宽度

　　试题30分析

　　总线是将信息从一个或多个源部件传送到一个或多个目的部件的一组传输线。通俗地说，就是多个部件间的公共连线，用于在各个部件之间传输信息。人们常常以 MHz表示的速度来描述总线频率。

　　一般情况下，CPU提供的信号需经过总线形成电路形成系统总线。按照传递信息的功能来分，系统总线分为地址总线、数据总线和控制总线。这些总线提供了CPU与存储器、输入/输出接口部件的连接线。

　　地址总线是专门用于传递地址信息的，它必定是由CPU发出的。因此是单方向，即由CPU发出，传送到各个部件或外设，每个存储单元都有一个固定的地址编码，一个外部设备则常常有多个地址编码。地址总线的位数与存储单元的个数有关，例如，地址总线为20根，则对应的存储单元个数为220,即内存容量为1MB.

　　数据总线用来传送数据信号，它是双向的，即数据既可以由CPU送到存储器和外设，也可以由存储器和外设送到CPU.数据总线的位数（也称总线宽度）是计算机的一个重要性能指标，它与CPU的位数相对应，与机器字长、存储字长有关。也就是说，数据总线宽度决定了CPU与二级高速缓存、内存以及输入/输出设备之间一次数据传输的信息量。从某个方面来说，一次数据传输的信息量越多，系统的运算速度就越快。但是，数据的含义是广义的，数据总线上传送的信号不一定是真正的数据，可以是指令码、状态量，也可以是一个控制量。

　　控制总线是用于传送控制信号的，其中包括CPU送往存储器和I/O接口电路的控制信号，例如，读信号、写信号、中断响应信号、中断请求信号和准备就绪信号等。

　　试题30答案

　　（4）B

1.1.31   试题31

    试题31（2008年5月试题5）

　　利用高速通信网络将多台高性能工作站或微型机互连构成机群系统，其系统结构形式属于（5） 计算机。

　　（5）A. 单指令流单数据流（SISD）   B. 多指令流单数据流（MISD）

　　     C. 单指令流多数据流（SIMD）   D. 多指令流多数据流（MIMD）

　　试题31分析

　　利用高速通信网络将多台高性能工作站或微型机互连构成机群系统，实际上相当于采用了多处理机系统，因此属于多指令流多数据流。

　　试题31答案

　　（5）D

1.1.32   试题32

    试题32（2009年5月试题1）

　　海明校验码是在n个数据位之外增设k个校验位，从而形成一个k+n位的新的码字，使新的码字的码距比较均匀地拉大。n与k的关系是 （1） .

　　 　    试题32分析

　　海明校验码是在n个数据位之外增设k个校验位，从而形成一个k+n位的新的码字，整个码字的位数应满足不等式2k-1≥ n+k.

　　试题32答案

　　（1）A

1.1.33   试题33

    试题33（2009年5月试题2）

　　假设某硬盘由5个盘片构成（共有8个记录面），盘面有效记录区域的外直径为30cm,内直径为10cm,记录位密度为250位/mm,磁道密度为16道/mm,每磁道分16个扇区，每扇区512字节，则该硬盘的格式化容量约为 （2） MB.

　　

　　试题33分析

　　磁盘的格式化容量 =总磁道数×每道扇区数×扇区容量。根据试题条件，外直径为30cm,内直径为10cm,则存储区域为（30-10）/2=10cm,又因为磁道密度为16道/mm,因此，总磁道数为8×（30-10）/2×10×16.也就是说，磁盘的格式化容量为8×（30-10）/2×10×16×16×512字节，再转换为MB,则需要除以1024×1024.

　　试题33答案

　　（2）B

1.1.34   试题34

    试题34（2009年5月试题3）

　　（3） 是指按内容访问的存储器。

　　（3）A. 虚拟存储器   B. 相联存储器   C. 高速缓存（Cache）   D. 随机访问存储器

　　试题34分析

　　相联存储器（Associative Memory）也称为按内容访问存储器（Content Addressed Memory），它是一种不根据地址而是根据存储内容来进行存取的存储器。写入信息时按顺序写入，不需要地址；读出时，要求CPU给出一个相联关键字，用它和存储器中所有单元中的一部分信息进行比较，若它们相等，则将此单元中余下的信息读出。这是实现存储器并行操作的一种有效途径，特别适合于信息的检索和更新。

　　试题34答案

　　（3）B

1.1.35   试题35

    试题35（2009年5月试题4）

　　处理机主要由处理器、存储器和总线组成，总线包括 （4） .

　　（4） A. 数据总线、地址总线、控制总线      B. 并行总线、串行总线、逻辑总线

　     　C. 单工总线、双工总线、外部总线      D. 逻辑总线、物理总线、内部总线

　　试题35分析

　　请参考试题30的分析。

　　试题35答案

　　（4）A

1.1.36   试题36

    试题36（2009年5月试题5）

　　计算机中常采用原码、反码、补码和移码表示数据，其中，±0编码相同的是 （5） .

　　（5）A. 原码和补码      B. 反码和补码     C. 补码和移码  D. 原码和移码

　　试题36分析

　　在补码和移码表示中，±0的编码相同。有关这方面的详细知识，请参考试题7的分析。

　　试题36答案

　　（5）C

1.1.37   试题37

    试题37（2009年5月试题6）

　　某指令流水线由5段组成，第1、3、5段所需时间为,第2、4段所需时间分别为5 、2 ,如图1-8所示，那么连续输入n条指令时的吞吐率（单位时间内执行的指令条数）TP为__(6)__。

　　试题37分析

　　有关流水线连续执行指令所需时间的分析，请参考试题3的分析。

　　执行完n条指令所需时间=   

　　连续输入n条指令时的吞吐率 =  

　　试题37答案

　　（6）B

1.1.38   试题38

　　试题38（2010年5月试题1）

　　为实现程序指令的顺序执行，CPU （1） 中的值将自动加1.

　　（1）A. 指令寄存器（IR）           B. 程序计数器（PC）

　　    C. 地址寄存器（AR）            D. 指令译码器（ID）

　　试题38分析

　　本题考查CPU中相关寄存器的基础知识。

　　指令寄存器（IR）用来保存当前正在执行的指令。当执行一条指令时，先把它从内存取到数据寄存器（DR）中，然后再传送至IR.为了执行任何给定的指令，必须对操作码进行测试，以便识别所要求的操作。指令译码器（ID）就是做这项工作的。指令寄存器中操作码字段的输出就是指令译码器的输入。操作码一经译码后，即可向操作控制器发出具体操作的特定信号。

　　地址寄存器（AR）用来保存当前CPU所访问的内存单元的地址。由于在内存和CPU之间存在着操作速度上的差别，所以必须使用地址寄存器来保持地址信息，直到内存的读/写操作完成为止。

　　为了保证程序指令能够连续地执行下去，CPU必须具有某些手段来确定下一条指令的地址。而程序计数器正起到这种作用，所以通常又称为指令计数器。在程序开始执行前，必须将它的起始地址，即程序的一条指令所在的内存单元地址送入PC,因此程序计数器（PC）的内容即是从内存提取的第一条指令的地址。当执行指令时，CPU将自动修改PC的内容，即每执行一条指令PC增加一个量，这个量等于指令所含的字节数，以便使其保持的总是将要执行的下一条指令的地址。由于大多数指令都是按顺序来执行的，所以修改的过程通常只是简单的对PC加1.

　　试题38答案

　　（1）B

1.1.39   试题39

    试题39（2010年5月试题2）

　　某计算机系统由图1-9所示的部件构成，假定每个部件的千小时可靠度都为R ,则该系统的千小时可靠度为 （2）.

　　

　　试题39分析

　　由子系统构成串联系统时，其中任何一个子系统失效就足以使系统失效，其可靠度等于各子系统可靠度的乘积；构成并联系统时，只要有一个子系统正常工作，系统就能正常工作，设每个子系统的可靠性分别以R1,R2,…，RN表示，则整个系统的可靠度由下式来求得：

　　R=1-（l-R1）（1-R2）…（1-RN）

　　因此，本系统的可靠度为R（1-（1-R）2）2.

　　试题39答案

　　（2）D

1.1.40   试题40

    试题40（2010年5月试题3）

　　关于计算机系统的中断概念，正确的是 （3） .

　　（3）A. 由I/O 设备提出的中断请求和电源掉电都是可屏蔽中断

　　     B. 由I/O 设备提出的中断请求和电源掉电都是不可屏蔽中断

　　     C. 由I/O 设备提出的中断请求是可屏蔽中断，电源掉电是不可屏蔽中断

　　     D. 由I/O 设备提出的中断请求是不可屏蔽中断，电源掉电是可屏蔽中断

　　试题40分析

　　按照是否可以被屏蔽，可将中断分为两大类：不可屏蔽中断（又叫非屏蔽中断）和可屏蔽中断。不可屏蔽中断源一旦提出请求，CPU必须无条件响应，而对可屏蔽中断源的请求，CPU可以响应，也可以不响应。典型的非屏蔽中断源的例子是电源掉电，一旦出现，必须立即无条件地响应，否则进行其他任何工作都是没有意义的。典型的可屏蔽中断源的例子是打印机中断，CPU对打印机中断请求的响应可以快一些，也可以慢一些，因为让打印机等待一会儿是完全可以的。对于软中断，它不受中断允许标志位（IF位）的影响，所以属于非屏蔽中断范畴。

　　试题40答案

　　（3）C

1.1.41   试题41

    试题41（2010年5月试题4）

 

　　试题41分析

　　本题各表达式用真值表表示如表1-3所示。

表1-3  真值表

　　从上表可知，等价。

　　试题41答案

　　B

1.1.42   试题42

    试题42（2010年5月试题5）

　　计算机指令一般包括操作码和地址码两部分，为分析执行一条指令，则是 （5） .

　　（5）A. 操作码应存入指令寄存器（IR），地址码应存入程序计数器（PC）

　　     B. 操作码应存入程序计数器（PC），地址码应存入指令寄存器（IR）

　　     C. 操作码和地址码都应存入指令寄存器（IR）

　　     D. 操作码和地址码都应存入程序计数器（PC）

　　试题42分析

　　程序被加载到内存后开始运行，当CPU执行一条指令时，先把它从内存储器取到缓冲寄存器DR中，再送入IR暂存，指令译码器根据IR的内容产生各种微操作指令，控制其他的组成部件工作，完成所需的功能。

　　程序计数器（PC）具有寄存信息和计数两种功能，又称为指令计数器。程序的执行分两种情况，一是顺序执行，二是转移执行。在程序开始执行前，将程序的起始地址送入PC,该地址在程序加载到内存时确定，因此PC的内容即是程序第一条指令的地址。执行指令时，CPU将自动修改PC的内容，以便使其保持的总是将要执行的下一条指令的地址。由于大多数指令都是按顺序来执行的，所以修改的过程通常只是简单的对PC加1.当遇到转移指令时，后继指令的地址根据当前指令的地址加上一个向前或向后转移的位移量得到，或者根据转移指令给出的直接转移地址得到。

　　试题42答案

　　（5）C

1.1.43   试题43

    试题43（2010年5月试题6）

　　关于64位和32位微处理器，不能以2倍关系描述的是 （6） .

　　（6）A. 通用寄存器的位数             B. 数据总线的宽度

　　     C. 运算速度                    D. 能同时进行运算的位数

　　试题43分析

　　计算机系统的运算速度受多种因素的影响，64位微处理器可同时对64位数据进行运算，但不能说其速度是32位微处理器的2倍。

　　试题43答案

　　（6）C

1.1.44   试题44

    试题44（2011年5月试题1）

　　在CPU中用于跟踪指令地址的寄存器是 （1） .

　　（1）A. 地址寄存器（MAR）        B. 数据寄存器（MDR）

　　     C. 程序计数器（PC）          D. 指令寄存器（IR）

　　试题44分析

　　本题可参考试题38的分析来求解。作为程序员，应该要能控制其所编写程序的执行过程，这就需要利用程序计数器来实现，因此程序员能访问的是程序计数器。

　　数据寄存器主要是用来保存操作数和运算结果等信息的，其目的是为了节省读取操作数所需占用总线和访问存储器的时间。

　　试题44答案

　　（1）C

1.1.45   试题45

    试题45（2011年5月试题2）

　　指令系统中采用不同寻址方式的目的是 （2） .

　　（2）A. 提高从内存获取数据的速度         B. 提高从外存获取数据的速度

　     　C. 降低操作码的译码难度             D. 扩大寻址空间并提高编程灵活性

　　试题45分析

　　寻址是指寻找操作数的地址或下一条将要执行的指令地址。数据和指令一般都需要存放在一些存储器的存储单元中，存储器对这些存储单元进行编号，这些编号就是数据和指令的地址，如果在应用中需要用到这些数据或指令时，就通过它们的地址到存储器中去寻找，这就是寻址。

　　假如某主机的主存容量可达1MB,而指令中的地址码字段最长仅16位，只能直接访问主存的小部分，而无法访问到整个主存空间，而采用不同的寻址方式可以实现对整个主存空间的访问。就是在字长很长的大型机中（地址码字段足够长），即使指令中能够拿出足够的位数作为访问整个主存空间的地址，但为了灵活、方便地编制程序，也需要对地址进行必要的变换。

　　综上所述，可知本题答案选D.

　　试题45答案

　　（2）D

1.1.46   试题46

    试题46（2011年5月试题3）

　　在计算机系统中采用总线结构，便于实现系统的积木化构造，同时可以 （3） .

　　（3）A. 提高数据传输速度           B. 提高数据传输量

　　     C. 减少信息传输线的数量       D. 减少指令系统的复杂性

　　试题46分析

　　总线是在计算机中连接两个或多个功能部件的一组共享的信息传输线，它的主要特征就是多个部件共享传输介质。它是构成计算机系统的骨架，是各个功能部件之间进行信息传输的公共通道，借助总线的连接，计算机各个部件之间可以传送地址、数据和各种控制信息。在计算机系统中采用总线结构，便于实现系统的积木化构造，同时可以有效减少信息传输线的数量。

　　试题46答案

　　（3）C

1.1.47   试题47

    试题47（2011年5月试题4）

　　原码表示法和补码表示法是计算机中用于表示数据的两种编码方法，在计算机系统中常采用补码来表示和运算数据，原因是采用补码可以 （4） .

　　（4）A. 保证运算过程与手工运算方法保持一致

　　     B. 简化计算机运算部件的设计

　　     C. 提高数据的运算速度

　　     D. 提高数据的运算精度

　　试题47分析

　　在计算机中，各类运算都等可以采用补码进行，特别是对于有符号数的运算。在计算机中设计补码的目的一是为了使符号位能与有效值部分一起参加运算，从而简化运算规则，使运算部件的设计更简单；二是为了使减法运算转换为加法运算，进一步简化计算机中运算器的线路设计。因此在计算机系统中常采用补码来表示和运算数据，原因是采用补码可以简化计算机运算部件的设计。

　　试题47答案

　　（4）B

1.1.48   试题48

　　试题48（2011年5月试题5）

　　计算机中的浮点数由三部分组成：符号位S,指数部分E（称为阶码）和尾数部分M.在总长度固定的情况下，增加E的位数、减少M的位数可以 （5） .

　　（5）A. 扩大可表示的数的范围同时降低精度

　　     B. 扩大可表示的数的范围同时提高精度

　　     C. 减小可表示的数的范围同时降低精度

　　     D. 减小可表示的数的范围同时提高精度

　　试题48分析

　　浮点数的表示形式如下：

　　N=M×rE

　　其中r是浮点数阶码的底，与尾数的基数相同，通常r=2.E和M都是带符号的定点数，E叫做阶码，M叫做尾数。浮点数的一般格式如图1-10所示，浮点数的底是隐含的，在整个机器数中不出现。阶码的符号位为Es,阶码的大小反映了在数N中小数点的实际位置；尾数的符号位为Ms,它也是整个浮点数的符号位，表示了该浮点数的正、负。

图1-10  浮点数的一般格式

　　浮点数的大小由阶码部分决定，而其精度由尾数部分决定，因此增加E的位数、减少M的位数可以扩大可表示的数的范围同时降低精度。

　　试题48答案

　　（5）A

1.1.49   试题49

    试题49（2011年5月试题6）

　　某计算机系统由图1-11所示的部件构成，假定每个部件的千小时可靠度都为R,则该系统的千小时可靠度为 （6） .

图1-11  某指令流水线

　　（6）A. R+2R/4        B. R+R2/4          C. R（1-（1-R）2）        D. R（1-（1-R）2）2

　　试题49分析

　　在本题中，既有并联又有串联，计算时首先我们要分别计算图中两个并联后的可靠度，它们分别为1-（1-R）2,然后是三者串联，根据串联的计算公式，可得系统的可靠度为R×1-（1-R）2×1-（1-R）2= R（1-（1-R）2）2.

　　试题49答案

（6）D