FPGA
JAD7998
根据工作需要对工作中的经历和经验进行分享。
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Tektronix TLA6404逻辑分析仪使用方法(1)
1.首先加载固件第一次开机是用,需要通过TLA的load fireware,挑选6400系列加载即可。2.简单的程序模式1.逻辑分析仪设置模块,从左到右依次为:开关、采样率存储深度触发电压等、触发逻辑;2.通道逻辑波形显示;3.通过逻辑波形对应时间点和数值;3.同步单时钟设置首先将连接有测试夹子的通道选择后简历一个群组,这个后面波形床可以选择。不然默认只有一个sample;该界面是通过单时钟设置触发依据;4.同步复合时钟设置上一步中点击左侧的复合时钟就会弹出新的窗口,同样是设置时钟,原创 2020-09-11 08:52:44 · 1300 阅读 · 2 评论 -
Qs II将工程文件打包发送给别人和解包总结
1. 对工程文件进行打包在QS界面,一次打开project——Archive project;在弹出的新的窗口中,对包进行命名,并且选择存放地址。打包结束后,会看到两个文件,分别是qar和qarlog结尾;其中QAR就是工程文件的压缩包。2. 对包进行解压和打开当别人收到我们上面的压缩包后,最快的解压方式就是直接双击.QAR文件;双击后,如果安装了Qs软件,自动会打开Qs并且让你选择解压的路径。然后就可以正常使用该工程文件了。...原创 2020-07-16 19:03:08 · 909 阅读 · 0 评论 -
Modeisim中$display用法,以及移位符号的仿真
1. 仿真中的注意事项I. a,b寄存器必须定义位宽,不然仿真永远错误;II.初始化赋值,和移位运算符加括号;III.并不需要定义输入输出变量;2.Run后的结果将以上代码编译后,然后进行仿真;可以得到原始的十进制输出,以及移位后的十进制输出;还有b转换为ascii码后的输出;注意:a即使是十进制表示501,但是进行移位时还是按照二进制进行的移位。3.a/b移位后的对比可以看到a十进制501,转为为了二进制表示;然后进行了向右移动两位,左侧补0;所以最后b是125;...原创 2020-06-29 15:56:17 · 559 阅读 · 0 评论 -
Verilog中的自动补全、wire寄存器和位运算符
1.自动补全在Qs中点击自动补全icon(红框),则每次输入关键字会实现自动补全,非常方便。2.wire 寄存器通常我们认为数据类型就是线性wire和寄存器类型reg;其实线性也可以像寄存器一样成为数组形式。3. 位运算符^位运算符^见得不多,这是一种双目运算符,并且是一种异或关系,可以查看异或的真值表。4.自动补全进行位运算还存在另一种形式的自动补全,那就是在进行位运算时。当A^B进行异或运算,但是A和B的位宽不同怎么办?系统会自动将两者的右端对齐,位数少的操作数会在相应的高原创 2020-06-03 23:09:01 · 1891 阅读 · 0 评论 -
Verilog中$finish和$stop的区别
1.$finish的用法当程序中出现$finish,当仿真到该语句时,会提示要不要退出仿真。如果选是,则仿真结束,退出仿真窗口。2.stop的用法2.1 遇到stop暂停在仿真程序中,我们看到存在一个$stop语句;此时我们开始仿真,正产仿真时间是1000ns:但是仿真到$stop语句时,突然出现了暂停;并且波形仿真时间也到250ns暂停了:2.2 继续仿真1). 此时不要急躁,点击继续仿真icon;2). 吃屎tcl窗口出现了继续仿真命令 run -continue:3原创 2020-06-03 15:25:48 · 20346 阅读 · 3 评论 -
18B20 FPGA时序的几点经验小结
1.关于温度是否转化成功当我们通过44h进行温度转化后,我们需要发出一个1us-5us的读取脉冲读取是否转化成功,转化成功后读到1,没有转化成功读取0.主语每个读取脉冲整个周期最少60-65us,建议65us;上图就是给出一个5us的读取时序,结果是0,说明没有转化成功;下图给出一个5us的读取时序,结果是1,说明转化成功;2. 18B20转化时间一般多久呢?根据测定,12bits精度,最好时间区间保持大于550us;试验表明,500us转化还是0,550us就是1了。当然这个区间可以设置原创 2020-05-08 22:49:13 · 624 阅读 · 0 评论 -
安捷伦16803A的一种简单用法小结
1.逻辑分析仪的外观和硬件配置1.可以安装鼠标键盘,就是一个电脑的配置,装了64位系统;2.带有触摸屏功能,也有实体按钮进行开机关机、两种触发和采集终止;2.被这个插槽坑的不行三个插槽验证后只有中间的一个可用,我还以为我设置的有什么问题,就这么被浪费了一上午时间。3.基本程序编写风格类似于labview的程序框图,其中Probes框的设置好像没什么用,并且也可以不单独添加出来这...原创 2020-05-08 09:46:50 · 780 阅读 · 0 评论 -
Superpro5000的使用经验小结
1.IC的插入方向这种编程器的IC插入方向是:1脚在图片的左上角,而且整个芯片的插入位置要靠近图片下方的小扳手;IC如果差错了,编程器上位机会报错;另外上位机软件要选择对应的IC名称进行程序烧录;2.针脚有问题这个编程器可以自动发现某一个引脚是否存在问题;并且能够显示具体的引脚位,一般是接触不良,或者该引脚已经损坏。3.正常读写就没问题了?并不是提示写入成功,提示读取成功就真...原创 2020-05-08 09:39:07 · 972 阅读 · 0 评论 -
QS中看编译进度和一种傻瓜错误
1.编译进城的两种查看方式(1)通常我们通过编译窗口查看进度,但是都有时候该窗口没有正常显示,导致查看不便;(2)此时我们查看软件右下角也可以看到进度条,并且非常方便。只是很多时候被输入法图标遮挡了。#输入法图标真是碍事#2.为何发出的信号会多次被逻辑分析仪测量到?我们用逻辑分析仪测量信号,发现这个信号是循环的,并且相隔30ms;感觉与想的不一样。其实,这就要看程序了。我们的程序就...原创 2020-04-29 14:56:37 · 248 阅读 · 0 评论 -
逻辑分析仪解析中的使用
1.不使用解析功能逻辑分析仪捕捉到信号后,如果我们不使用解析功能,通过读01也能够读出代码,但是很麻烦。特别是8-16bit的数据。2.选用解析功能我们可以通过解析器中添加总线方式,但是前提是我们需要知道我们通过何种总线在进行通信。此处我使用的是单总线方式,可以看到明显的初始化和回复脉冲,解析器对每段代码进行了注释;这样看起来就比较直观。3.解析后查看另外所有的代码按照顺序也会...原创 2020-04-29 14:13:58 · 951 阅读 · 0 评论 -
利用QS直接产生高低电平的方法
1.默认电平利用QSIO作为电平输出是一种尝试,本人使用的是EP3C25Q240;默认端口的输出电平是3.1V,但是软件显示应该是2.5V,没搞懂;2.高电平编写一个IO输出高电平的小程序下载道芯片:通过示波器看到高电平电压为3.3V;3.低电平显然只需要稍微改动程序就能得到低电平小程序:再次通过示波器采集,可以看到低电平电压几乎为0;...原创 2020-04-27 10:17:18 · 528 阅读 · 0 评论 -
modelsim仿真中的两个问题
1.源程序这个源程序在另一篇中我进行了介绍,可以看这里;当然本篇侧重点已经不是这个程序。2.源程序的两种仿真通过Modelsim进行仿真是这样的:us一直是x;通过altera-modelsim仿真结果是这样的:us初始值是0;3.为什么会有这种差异?我这里只能这么理解,Modelsim比较死板,你不赋值就是没赋值。4.如何对rst_n在某一时刻产生一个脉冲;其实很多网络资...原创 2020-04-27 09:19:29 · 735 阅读 · 0 评论 -
!rst_n初始值问题
1.带有!rst_n的程序这是一个样本程序,该程序中存在if条件语句,并且判定标准为异步复位时给us赋值,那么在板子上电后us是x还是0呢?2.通过altera-modelsim仿真通过仿真我们可以看出,在rst_n一直在高位的情况下。us的数值并不是x,而是已经赋予了0;3.signaltap虚拟逻辑分析仪查看通过siganltap可以看到和仿真一样的结果,也就是在再rst_n一...原创 2020-04-27 09:07:02 · 4616 阅读 · 0 评论 -
Quartus下载jic文件后无法下载pof文件的几种解决办法
1. 怎么jic固化程序首先将sof文件转化为jic文件,然后通过JTAG模式下载即可。详细步骤点击:这里2. jic固化后无法AS固化的一种解决办法这个就是说需要断电,还要断开blaster;详细步骤点击: 这里;3.我自己发现的解决办法我们下载pof程序时,需要将模式切换为AS。默认都是JTAG所以无法添加pof文件。...原创 2020-04-20 22:54:01 · 2591 阅读 · 0 评论 -
关于modelsim软件功能熟悉的小知识
1.在对modelsim安装altera库时在命名时,如果编译的是verilog预言的.v文件,则常用的几个库命名一般为_lpm, _mf;并且文件夹加上后缀_ver;2.仿真过程中的restart功能这个功能我只知道可以清楚wave窗口中的波形;对他的功能理解还不够。3.scipt窗口中的命令常用的几个tcl命令进行了总结,如下:...原创 2020-04-09 11:03:06 · 389 阅读 · 0 评论 -
Modelsim仿真的一个关键性问题
1.准备工作安装altera仿真欠缺的所有库,安装方法参看其他文章:点击进入2.错误原因我们在start simulation中不选中优化,选中work下的文件;注意:还要在libraries中添加lpm、mf、pri、cyclone的几个库;仿真后就发现了错误:1.发现调用核中一个没定义的模块;2. 即使扫描了添加的几个库,文件加载还是失败,无法仿真,所以错误并不是库的问题。...原创 2020-04-09 10:46:27 · 363 阅读 · 0 评论 -
quartus 2 低版本打开IP核设置窗口的方法
quartus2 15.0.0以下版本打开IP核窗口在高版本(Prime)中打开设置IP核很简单,但是老版本并不能通过搜索IP core进行选择,必须通过megawizad plugin manager进行设置。例如pll核设置和调用。...原创 2020-04-09 10:14:42 · 2523 阅读 · 0 评论 -
modelsim仿真不适用优化的两种方法
1.work中直接无优化我们从work中仿真,在右键菜单中选中without optimization即可。2.通过工具栏在工具栏中通过simulation开始优化,弹出的窗口中,不要勾选enable即可。如果没有去掉优化会有什么体现?那就是会在work中出现一个OPT文件;...原创 2020-04-09 10:07:49 · 3490 阅读 · 0 评论 -
modelsim开始仿真的三种形式总结
1.传统的仿真方法(一)这种就是创建project后,选中work文件,打开simulation,选中start simulation即可。注意的是,如果我们仿真后,我们以为已经仿真结束,但是可能仿真一直持续的,所以还需要手动停止仿真。2.传统仿真方式(二)这种就是直接在库中右键选择各种仿真方式。3.script窗口仿真这种就是通过命令行的形式进行仿真,开头都是run;run+...原创 2020-04-09 09:59:46 · 1720 阅读 · 0 评论 -
quartus虚价破戒的一种解决办法
quartus破戒后不能使用提示license无效,但是破解却是成功的,这时候只需要在bin64文件夹中*反复*破解即可。原创 2019-07-28 19:50:37 · 86 阅读 · 0 评论 -
Quartus经验小结(1)
1.仿真页面中节点的顺序可以通过拖动更改;鼠标按住就能上下拖动,非常快接。2. 如果想进行仿真,必须创建一个项目,并且项目可以添加已经写好的V文件。3.创建项目后,如果想进行仿真,还要注意三码合一。这里V文件的名称和module的名称要一致;不说了,哭一会,每次都在这耽误一会功夫。4.verilog语言可以具象到实际的逻辑关系图5.仿真是选择功能仿真即可,主要验证语法的正确。实...原创 2019-08-23 22:49:51 · 1040 阅读 · 0 评论 -
Quartus 经验分享(2)
1.注释方法和语法错误1.可以进行单行注释和段落注释2.模块中输入输出变量必须用逗号隔开否者错误2.变量之间必须用逗号隔开,不然仿真错误3. 创建波形后,进行仿真,需要将波形进行保存,然后才能仿真。如果不进行保存,会弹出窗口让你保存。...原创 2019-08-23 23:15:16 · 1035 阅读 · 0 评论 -
Quartus经验分享(3)
1.标点符号都要是英文格式,模块名中的变量不存在排序问题;如果标点符号存在中英错误,编译不会通过。2.仿真结果可以查看正列的仿真数值只需要拖动时基线,这时候就会显示该时基下对应的1 or 0,非常方便快捷。3.对于时间尺度的说明,timescale前面是`,而不是’,也就是tab键上方的按键,错误的话没办法通过编译。这一点是新手大坑。...原创 2019-08-26 09:55:18 · 322 阅读 · 0 评论 -
D型触发器仿真结果分析
1. 1bitD型触发器verilog 程序2.RTL等效电路图3.仿真结果当CLK上升沿的时候,q值变化,就是此时此刻d的数值(高低电平),当上升沿发生在高电平区间,q值就是高电平;当上升沿发生在低电平区间,q值就是低电平此时时因为有always,所以遇到上升沿就会有数值变化。下面在介绍几个仿真实例进行分析:根据verilog程序,只需要关注clk的上升沿即可;当...原创 2019-09-03 22:52:38 · 4537 阅读 · 0 评论 -
三态门、项目和双级D型触发器的仿真分析
1.三态门下面是程序、等效图和仿真结果。上图为三态门的verilog程序;可以看出有一个变量是inout格式;同时通过赋值 条件语句对dio赋值;上图就是该三态门的等效电路,其中一个dio属于高阻态;仿真结果中能看出,高组态是加黑的线条,并且既不是0V也不是5V;当en为高电平时,dio为高电平;当en为低电平时,dio为高阻态。2.双级D形触发器下面三张分别为程序、等效图...原创 2019-09-05 15:56:17 · 1233 阅读 · 0 评论 -
quartus经验分享(4)
1.blaster驱动安装检查为了将程序烧录到板子上,我们首先可以检查是不是已经安装了下载器驱动;2.流水灯试验中的verilog错误经验:1.always 不用跟 end;2.always语句的好搭档是 begin,必须跟end结尾;3.+ — * / < 这些符号的两端可以空一格;4.if语句赋值使用==;5.if语句括号后不使用分号;结尾;6.不要错误的将位宽符...原创 2019-09-05 21:50:04 · 1128 阅读 · 0 评论 -
XTAL OSC的经验小结
1.晶振的几种类别OCXO 恒温晶振;TCXO 温补晶振;VCXO 压控晶振晶振的特性参数2.晶振的封装(1) cylindrical crystal(2)surface mount VCXO(3)through hole VCXO(4) DIP CLOCK Oscillator...原创 2019-09-11 22:03:15 · 2425 阅读 · 0 评论 -
quartusII使用中填过的入门级的坑(一)
1. 爱好设置当每次创建新的.v项目时,都存在一些默认设置,例如使用什么语言,使用什么编辑器之类的。我们可以在软件中直接设置好自己的爱好,方式每次穿件都要动手重新设置。设置用什么语言,在选项中,一般中直接将语言设置为verilog即可。不然默认是VHDL,关键是我也不会啊。如果设置自己享用的编辑器,我们也是在选项中,最爱的编辑器中选择notepad++,前提是已经安装了这个编辑器。注意...原创 2019-07-15 10:31:21 · 514 阅读 · 0 评论