DDR4 硬件设计笔记

1 DDR4概述

DDR4全称，DDR4-DRAM，与其他DDR系列DRAM一样，是当前电子系统架构中使用最为广泛的的RAM存储器。DRAM全称Dynamic Random Access Memory，翻译过来为动态随机读取存储器。

聊到DDR，大家都会联想到存储器，但是实际上DDR并不指代存储器，DDR实际是一种技术，全称Double Data Rate，翻译过来为双倍数据速率，只是这技术都广泛使用在DRAM上，所以人们习惯将DDR代指为存储器。那双倍速率指的是什么？我们可以简要说下，初代存储器在读写数据时，每次都在时钟信号从低变高或从高变低时，采样数据，在1个时钟周期，只能采样1个数。后续聪明的人类在时钟从低到高时，采样一个数据，时钟从高到低时，再采样1个数据，一个时钟周期，可以采样2个数据。所以读写速度比以前快了2倍。这种技术手段，就指的是DDR。

所以，概括下：DDR4-DRAM是第四代支持双倍数据读取，支持随机位置存取的静态存储器。

2 DDR4-DRAM的工作原理

2.1 DDR4信号类型

一颗DDR4芯片的内部功能框图如下：

图2.1 MT40A1G8 DRAM芯片架构

 其引脚按照功能可以分为7类：前3类为电源、地、配置。

Pin分类	名称	方向	功能描述
电源	VDD	PI	芯片主电源输入，1.2V
	VDDQ	PI	DQ信号线电源，1.2 V
	VPP	PI	DRAM 激活电源: 2.5V –0.125V/+0.250V.
	VREFCA	PI	控制、命令、地址信号的参考电平
地	VSS	-	Ground.
	VSSQ	-	DQ Ground.
配置	ZQ	-	阻抗匹配(ODT)的校准参考，接240Ω电阻到地面VSSQ

后4类为：控制信号、时钟信号、地址信号、数据信号。

Pin分类	名称	方向	功能描述
控制信号	ALERT_n	OUT	这个信号允许DRAM向系统内存控制器指示特定的警报或事件已经发生。警报将包括命令/地址奇偶校验错误和CRC数据错误时启用这些功能的注册方式。
	TEN	IN	测试模式使能信号，高电平使能测试模式。正常运行的过程中，一定要拉低。
	RESET_n	IN	DDR复位信号。RESET_n为LOW时有效，RESET_n在正常操作时必须为HIGH。
	CKE	IN	时钟信号使能。通过此电平，可以使芯片进入低功耗模式
	ODT	IN	阻抗匹配使能
	CS_n	IN	DDR芯片使能，用于多个RANK时的RANK组选择。
命令信号	PAR	IN	命令/地址信号的奇偶校验使能，可通过寄存器禁用或者使能。
	ACT_n	IN	当ACT_n (along with CS_n)是LOW，输入引脚RAS_n/A16, CAS_n/A15，和WE_n/A14被视为行地址输入的ACTIVATE命令。当ACT_n为HIGH时(随CS_n LOW)，输入引脚RAS_n/ A16, CAS_n/A15和WE_n/A14被视为使用RAS_n, CAS_n和WE_n信号的普通命令。
	RAS_n	IN	RAS_n/A16, CAS_n/A15, WE_n/A14(连同CS_n和ACT_n)定义要输入的命令和/或地址。
	CAS_n	IN
	WE_n	IN
时钟信号	CK_t	IN	差分时钟信号，由DDR Controller输出。
	CK_c	IN
地址信号	BA[1:0]	IN	Bank 地址输入。定义有效、READ、WRITE或PRECHARGE的Bank (在Bank 组中)命令被执行。
	BG[1:0]	IN	Bank组地址输入。定义有效、READ、WRITE或PRECHARGE的Bank 组命令被执行。