7系列FPGA HR/HP I/O区别 HR = High Range I/O with support for I/O voltage from 1.2V to 3.3V.HP = High Performance I/O with support for I/O voltage from 1.2V to 1.8V.
Altium开源硬件 1、FMC ADC 250M 16B 4CHA2、VME FMC Carrier VFC3、armadillo4、FMC DEL 1ns 4cha5、FMC Carrier tester6、FMC ADC 1G 8b 2cha7、HiCCE-FMC-1288、FMC ADC 130M 16b 4cha9、VME ADC 250k 16b 36cha10、FMC DIO 32ch TTL a11、FMC DAC 600M 12b 1cha DDS12、AMC FMC Carrier AFC13、
ADI官方例程HDL和No-OS生成Vivado工程 这一步是选择下载源，一般都是选择国内镜像，因为国外的源太慢了，这里选择阿里的镜像，如果没有这个选项可以在下面的User URL里添加就行，选择好源后然后点击下一步。下一步会从你选择的源上下载软件包目录，如果提示Unable to get setup from https://xxxxxx/，返回上一步，选择别的源，例如第二个163网易的源。然后就是你想要安装在哪了，下面的选项好像会决定环境变量存放在哪，不过一般都是个人电脑选择第一个默认的就行，然后点下一步。下好之后双击打开，就是这个界面了，直接点下一步。
Verilog 状态机 示例 状态机设计如下：(0) 首先，根据状态机的个数确定状态机编码。利用编码给状态寄存器赋值，代码可读性更好。(1) 状态机第一段，时序逻辑，非阻塞赋值，传递寄存器的状态。(2) 状态机第二段，组合逻辑，阻塞赋值，根据当前状态和当前输入，确定下一个状态机的状态。(3) 状态机第三代，时序逻辑，非阻塞赋值，因为是 Mealy 型状态机，根据当前状态和当前输入，确定输出信号。
Verilog 仿真激励 但是被测试模块输入端对应的变量应该声明为 reg 型，如 clk，rstn 等，输出端对应的变量应该声明为 wire 型，如 dout，dout_en。因为 $fread 只能读取 2 进制文件，所以输入文件的第一行对应的 ASCII 码应该是 330a，所以我们想要得到文件里的数据 3，应该取变量 read_temp 的第 9 到第 8bit 位的数据。信号 data_in_temp 是对输入数据信号的一个紧随的整合，后面校验模块会以此为参考，来判断仿真是否正常，模块设计是否正确。
基于K7的PXI&PXIe数据处理板（Kintex-7 FMC载板） 基于PXI&PXIe总线架构的高性能数据预处理FMC 载板，板卡具有 1 个 FMC（HPC）接口，1 个 X8 PCIe 和1个PCI主机接口；板卡采用 Xilinx 的高性能 Kintex-7 系列 FPGA 作为实时处理器，实现 FMC 接口数据的采集、处理、以及 PCI Express和PCI 总线接口的转换。板载 1 组独立的 64 位 DDR3 SDRAM 大容量缓存。
M.2 接口 • B key：传输模式为PCI-E 2X或SATA，用于SSD或WWAN• M Key：传输模式为PCI-E 4X或SATA，传输速率达到4GB/s，应用于NVMe PCIe M.2 SSD等。接口类型
Mentor Xpedition 过孔的制做以及如何把孔加入PCB板中 1、下面我们用Mentor建立10/18的孔，打开Setup->Libraries->Padstack Editor 窗口，我们首先建立Pads，一定要注意单位的选择，下图的单位是mil.常用的过孔有10/18mil ，10/22mil ，12/24mil。目前国内PCB厂制做工艺孔径比为8:1(板厚与孔径）优秀的PCB板厂的工艺孔径比会更大。过孔做好的，我们直接保存下来，下面我们在mentor PCB中，加入过孔。利用上面做好的盘和孔，制做过孔，下面的是盖绿油的过孔。
基于FT232HL的USB2.0转ARINC429板卡 USB2.0转ARINC429板卡》采用底板+子板，层叠安装的结构；使用同样的底板，变换不同功能的子板实现不同的功能版本。a) 降低硬件设计复杂度：新板卡设计只需要设计子板，子板的功能相对简单；b) 缩短板卡研制周期：子板设计PCB层数少，功能简单、设计生产周期短；c) 设计相对通用的FPGA逻辑框架：重用度高、缩短FPGA代码开发周期；d) 降低板卡研制门槛：板卡研制由原来的设计整块板卡变成子板的设计；
AXI smartconnect AXI smartconnect 是为了一个或多个主机通过AXI总线和一个或多个从机进行数据读写而用的，此前常用的应该是AXI interconnect这个IP，实质上smartconnect是interconnect的升级版，使用更加方便一些，延时流和流水线优化的更好些，但是相对的资源就会占用更多。
奇偶校验码 版权声明：本文为CSDN博主「士别三日wyx」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。偶校验码在数据发送前，也会「检查」1的个数，「偶数」个1就在头部填充0，「奇数」个1就在头部填充1，使数据整体保持偶数个1；奇校验码在数据发送前，「检查」1的个数，「奇数」个1就在头部填充0，「偶数」个1就在头部填充1，使数据整体保持奇数个1；「偶数」个1则判定数据正常，去掉头部的填充符； 「奇数」个则判定数据正常，去掉头部的填充符；
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