强迫症高级患者的博客

将 “.vimrc” 文件复制到用户的宿主目录，"cd ~"即可到达宿主目录在宿主目录下建立vim文件夹：“mkdir vim”在vim目录中建立ftdetect以及syntax文件夹“mkdir ~/.vim/ftdetect”“mkdir ~/.vim/syntax”在ftdetect中创建文件sv.vim并包含如下语句:au BufRead,BufNewFile *.sv set filetype=verilog_systemverilog将systemverilog的高亮检测文件（v.

https://zhuanlan.zhihu.com/p/98773154

Linux常用命令大全：https://blog.csdn.net/luansj/article/details/97272672英文全称su = Swith user 切换用户，切换到root用户cat = Concatenate 串联uname = Unix name 系统名称df = Disk free 空余硬盘du = Disk usage 硬盘使用率chown = Cha...

打开菜单的配置文件: /usr/share/applications/gvim.desktop将其中 Exec=… 改为 Exec=gvim -p --remote-tab-silent %F

vim里面有一个特性，如果你在一行注释后新加一行，vim会自动在下一行的开始位置添加注释符号。如果想取消该功能，可以在vimrc配置文件中加上autocmd FileType * setlocal formatoptions-=c formatoptions-=r formatoptions-=o...

1.位运算符按位运算的运算符是位运算符，原来的操作数有几位，结果就有几位，若两个操作数位数不同，则位数短的操作数左端会自动补0。（1）按位取反：~ （2）按位与：& （3）按位或：| （4）按位异或：^ （5）按位同或：~^ 或 ^~2.缩位运算符（又称归约运算符）缩位运算符是单目运算符，按位进行逻辑运算，结果是一位值！（1）与缩位运算符：& （2）或缩位运算符...

第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：首先，完全可以...

UVM:Universal Verification Methodology(通用验证方法学)UVM：是建立在systemverilog平台上的一个库，提供了一系列的接口，让我们能够更方便的进行验证。验证平台组成： Driver：用来把不同的激励施加给DUT； Monitor:用来检测DUT的输出； Scoreboard：专门用来比较期望值与monitor检测到的DUT输出； Refe...

本篇文章介绍使用Modelsim10.2c搭建UVM环境，并跑通第一个hello world实例。最开始的时候按照网上的教程，设置系统环境变量、下载gcc编译器等等，折腾了半天并没有跑通，后来发现Modelsim10.2c的安装目录下已经有uvm库uvm-1.1d。在uvm-1.1d/win64下有uvm_dpi.dll文件，这就是已经编译过的uvm库。下载安装Modelsim10.2c以后，...

下面对Verilog-2001新增特性进行详细说明，部分说明用实例进行解析。lgenerate语句Verilog- 2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个 variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if-el...

Verilog可综合语句之task 与 function

https://blog.csdn.net/dianzidaigua/article/details/18187121

什么是recovery time和removal time？在同步电路中，输入数据需要与时钟满足setup time和hold time才能进行数据的正常传输，防止亚稳态。同样的道理，对于一个异步复位寄存器来说，同样异步复位信号同样需要和时钟满足recovery time和removal time 才能有效进行复位操作和复位释放操作，防止输出亚稳态。1、recovery time：恢复时间...

不管是VHDL还是Verilog，在设计状态机时应遵循以下原则：1.给状态机的输出分配默认值，防止综合器产生不必要的锁存器。2.将状态机逻辑和所有的算术逻辑功能以及数据路径分离，包括与状态机输出值的分配分离，这也是为何推荐大家尽量使用多进程来描述状态机的原因。3.如果设计中包含一个在多个状态都要使用的运算，那么在状态机外面定义这个运算，然后让状态机的输出逻辑来使用该运算结果。4.使用简单的...

1.FPGA-现场可编程门阵列　　每一块FPGA芯片都是由有限多个带有可编程连接的预定义源组成来实现一种可重构数字电路。　　图1.FPGA不同构成　　FPGA芯片说明书中，包含了可编程逻辑模...

Xilinx Altera FPGA中的逻辑资源（Slices VS LE)比较要比较Xilinx和Altera的FPGA，就要清楚两个大厂FPGA的结构，由于各自设计的不同，两家的FPGA结构各不相同，参数也各不相同，但可以统一到LUT(Look-Up-Table)查找表上。下图就是A家的Cyclone IV系列片子的参数：可以看到，A家的片子，用的是LE这个术语。而下图是X家的Spa...

用户的设计首先转化成RTL级，然后再MAP到FPGA的资源，比如LUT，DFF或者DSP等资源里去。这些MAP好的FPGA资源用实际芯片里的哪个物理资源（哪一行哪一列的哪个slice)来实现就是place了，place完成后就要根据他们之间的逻辑关系来连线，用什么布线资源来连，就是ROUTE。这里面有非常复杂的优先级算法关系，还要求速度快，节省资源，延时小。布局布线过程当然是自动的，所谓的约束...

对于设计者来说，当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。我们先来分析下是什么影响了电路的工作频率。我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及clock skew有关。在FPGA内部如果时钟走长线...