qq_31515205的博客

关于UVM driver的幕后我们都知道，driver要和sequencer相连，然后通过seq_item_port接口的get_next_item方法和sequence之间进行交互。但是，你有没有去查过get_next_item这个方法究竟是哪个类提供的呢？让我们打开网页https://verificationacademy.com/verification-methodology-...

之前偶然在群里看到有人分享了Mentor Graphics提供的一个UART的UVM验证环境代码，包含了UVM的基本使用以及进阶的UVM寄存器模型。这里也分享给大家。文件说明agents/apb_agent - APB agent used in the UVM testbenchagents/uart_agent - UART agent user in the UVM testbenc...

关注微信公众号摸鱼范式，后台回复COOKBOOK获取COOKBOOK原本和译本 PDF度盘链接将testbench连接到DUT概述本节，我们主要讨论将UVM testbench连接到RTL DUT的问题。UVM testbench对象不能直接连接到DUT信号来驱动或采样。driver和monitor组件对象与DUT之间的连接是通过一个或多个具有静态信号端口的BFM组件间接实现的。这些B...

关注微信公众号摸鱼范式，后台回复COOKBOOK获取COOKBOOK原本和译本 PDF度盘链接Testbench ArchitectureUVM Testbench ArchitectureUVM testbench 是使用SystemVerilog(动态)类对象与SystemVerilog(静态)接口和结构化层次结构中的模块交互构建的。层次结构由功能层组成，testbench 的中心是...

这一部分主要介绍一些UVM的基础知识，其实《UVM实战》中已经有了足够的涉猎。所以这一章着重加注一些UVM的使用哲学探讨。Testbench基础UVM采用分层的、面向对象的方法进行testbench开发，允许在不同的团队成员之间进行“关注点分离”。UVM testbench中的每个组件都有特定的用途，以及和testbench其余部分的接口，以提高生产力并促进重用。把这些组件加入到test...

等待硬件事件虽然通常driver会负责正常的硬件同步，但sequence运行过程中可能需要与硬件事件同步，例如边界信号的转换或复位事件的结束。 不应该去修改driver然后为sequence_item添加一个新的字段，而是建议在包含指向virtual interface的指针的配置对象中实现 wait_for_hardware_event 方法。举个例子，可以利用一个配置类，内含虚接口，传递...

今天介绍几个UVM中较为实用的函数，在能够辅助大家调试环境。打印环境拓扑结构有时候，我们可能由于某些原因，组件可能层次安排不对，或者组件没有create，但是自己却没有注意到。或者我们想要看看环境的整体结构，那么就能用方法uvm_top.print_topology()打印整个拓扑结构。它的函数原型是function void print_topology ( uvm_prin...

前言现在距离正式九月正式秋招还有4个月，距离八月提前批还有3个月，相信不少粉丝都在盘算着为工作做准备。今天，我以一个过来者的身份跟大家分享分享，关于秋招如何准备以及一些注意事项，希望大家能够有所收获。同时也感谢在求职过程中给予我帮助的同学们。整体概述我将对秋招的准备分为两个部分，就像一个系统一样，总是划分为软件和硬件的，软硬协同才能发挥最好。这硬件的意思就是，打铁还需自身硬，面试官、笔试题...

视频版：https://www.bilibili.com/video/av839767912课程前准备建议准备仿真软件，熟悉VCS的同学可以直接使用VCS，不熟悉的同学建议直接再win平台的Questa就行了。使用Questa前期不用打开GUI，不需要看波形，questa的图形界面还是有点卡的。首先来看第一节课的代码module lab1 (); import uvm_pkg::...

中文版首发由空白的贝塔君整理发布第一章 关于本文档1.1 概要本文档是对systemverilog使用库svlib的说明和编程指导。1.2 版本信息版本号日期作者说明0.02014.02.10J BromleyInitial release for discussion0.12014.02.23J BromleyWorking towards...

中文版由空白的贝塔君整理发布第五章 字符串处理SystemVerilog语言本身提供了许多字符串操作。然而，经验表明，内置方法不足以满足工作中的字符串处理任务，svlib提供了进一步的操作集来帮助满足这些需求。在大多数情况下，字符串操作有两种不同的形式，用户可以自由选择更适合自己需要的形式。第一种形式是关于字符串变量的简单函数，通常(但不总是)返回字符串结果。这些函数在svlib包...

第一次运行svlibsvlib是一个开源systemverilog的库，拓展了字符串和正则特性，链接是https://github.com/recogni/svlib最近在翻译它的文档svlib_test.sv:module svlib_test ();import svlib_pkg::*;Str str_test;initial begin str_test=Str...

【二】基于Montgomery算法的高速、可配置RSA密码IP核硬件设计系列

【三】基于Montgomery算法的高速、可配置RSA密码IP核硬件设计系列

【一】基于Montgomery算法的高速、可配置RSA密码IP核硬件设计系列

完结撒花独立文章请点击下面链接静态时序分析圣经翻译计划关注微信公众号摸鱼范式，后台回复STA获取【汉化】Static Timing Analysis for Nanometer Designs A Practical Approach PDF度盘链接...

本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19本附录将介绍标准寄生参数提取格式(SPEF)，它是IEEE Std 1481标准的一部分。C.1 基础SPEF允许以ASCII交换格式描述设计的寄生信息(R，L和C)。用户可以读取和检查SPEF文件中的值，尽管用户永远不会手动创建此文件。它主要用于将寄...

本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19B.4 映射示例以下是将SDF结构映射到VHDL泛型(generic)和Verilog HDL声明(declaration)的示例。传播延迟从输入端口A到输出端口Y的传播延迟：上升时间为0.406，下降时间为0.339：从输入端口OE到输出端口...

本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19本附录将介绍标准延迟标注格式，并说明了如何在仿真中执行反标。延迟格式描述了设计网表的单元延迟和互连走线延迟，无论设计是用两种主要硬件描述语言(VHDL或Verilog HDL)中的哪一种所描述的。本章还会介绍仿真的反标(backannotation)，...

本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19本附录将介绍1.7版本的SDC格式，此格式主要用于指定设计的时序约束。它不包含任何特定工具的命令，例如链接(link)和编译(compile)。它是一个文本文件，可以手写或由程序创建，并由程序读取。某些SDC命令仅适用于实现(implementation)或...