implement通过但下载bit文件报错-vivado bit生成报 DRC AVAL-244

最新推荐文章于 2024-07-15 20:03:07 发布
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分类专栏： FPGA 文章标签： fpga开发 单片机 stm32
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本文链接：https://blog.csdn.net/qq_31806049/article/details/122211178
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在进行FPGA开发时，遇到Vivado生成bit文件报DRC AVAL-244错误，该错误涉及到ILA调试RAM的时钟问题。解决方案包括检查并修正代码中的警告，特别是未定义的wire/reg，以及在综合后设置调试时钟，确保ILA模块使用的采样时钟源头一致。作者通过将clk_wizard IP的输出时钟替换为IBUFGDS缓冲后的时钟解决了问题，怀疑clk_wizard IP的输出时钟不能同时供多个模块使用，而IBUFGDS输出则可以视为同一时钟源。
摘要由CSDN通过智能技术生成

参考了这篇文档给我的提示。

vivado bit生成报 DRC AVAL-244_timewh的专栏 -CSDN博客

经常在添加Debug Core ILA 后会遇到这个问题，字面意思就是说“这个调试ram需要独立的时钟CLKARDCLK和CLKBRWCLK，但实际DRC时发现这两个时钟是一样的。”虽然不太明白，但可以看到问题定位在u_ila_4模块，打开debug页面，确认下u_ila_4模块所用的采样时钟。

第一步：先把Messages的Critial waring/Warning过一遍，把代码里的bug确认下。

   之前一直以为只要看Critial就行了，实际上当有未定义的wire/reg时也只会报warning，这个是比较严重的问题（由于失误写错了一个变量名），所以都要看下。

第二步：在Snythesis->Set up Debug重新选择u_ila_4的时钟。（这个是问题所在：有的debug变量虽然选择了不同名字的采样时钟,但实际上来自于同一时钟，这里可能要统一成一个源头时钟才行）
————————————————
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