FPGA 中关于LVDS引脚的配置

最近要用到LVDS电平,在配置引脚的时候发现引脚配置可以成功到时无法通过编译,百度上说的也很有限,大概是有的需要加缓存期什么的,我自己有琢磨下。

首先是pin planner中的n和p代表差分对,设置时只要把电平设置成LVDS就会自动出现(n),没有(n)的那个就是p,设置了一个另外一个就会自动配置。


handbook说只用1,2,5,6支持LVDS的输出(123页)


这张表说1,2,5,6不需要额外的传输寄存器(129页)


同上,说V中左右bank不需要额外的传输寄存器,别的bank需要100欧姆的电阻来搭缓存,搭法如下(133页):


所以我之前的错误是LVDS输出端没有设置在左右bank(就是pin planner中的左和右),改了之后可以了。


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