笔记——用Verilog 语言实现“触发计数器”

“触发计数器”指的是，当有一个信号传输过来的时候，计数器开始工作，工作到需要的数字就停下，直至遇见下一次触发。

用这个，以后就不用一直数啦。

module sum_num(									//英语不会
	input		wire				c_u,		//触发信号
	input		wire				clk,		//时钟信号
	input		wire				rst,		//复位信号
	output	reg	[3:0]		num	//可以改的地方	你要的数字大小要匹配
);
	parameter count_num = 15; 	//可以改的地方	改成你要的数字大小
	
	reg	cu_flag;				//触发来的信号
	reg	b_flag;