king阿金

1.8B/10B介绍及应用8B/10B编码的目的是防止串行的数据出现长时间的连0连1，因为这会使得信号直流电压不稳定，换句话说就是 keep DC-balance；另一个目的是提供给接收端‘清晰的边界’：接收端能在串行数据流中确定某个10B的起始边界；而且接收端还能判断数据是否出错，能检错不能纠错。值得一提的是，除了检错外，还有上述前2个功能的是扰码：scramble，扰码没有冗余比特出现，基本原理是使用线性反馈移位寄存器LFSR实现，这里不做详细介绍哈。8B/10B编码广泛应用于串行数据总线

目录1.AHB2 to AHB52.APB2 to APB4AMBA：Advanced Microcontroller Bus ArchitectureAHB：Advanced High-performance BusAPB：Advanced Peripheral Bus下面放一张讲座的PPT资料，展示AMBA家族的发展历程（截止2019）。图1 AMBA演进历程可以看到，目前最新的为AHB5与APB4，我之前接触到的是AHB2，APB2，其实新版本的内容与老版本整体.

1.原理以及主机实现原理可参考【接口时序】6、IIC总线的原理与Verilog实现，原理讲的很详细，其中也给出了IIC主机的实现思路以及Verilog，包括写数据与读数据的过程，分为两个module。但没有给出从机的Verilog实现，因此我按照其思路设计了相应的从机且为一个module内实现主机的写数据与读数据请求，另外我也将主机的写数据与读数据的合并为一个module。iic_mast...

目录包含工程中的实际应用举例。1.带通采样的原理2.如何确定带通采样后的频谱中心位置，以进行下变频1.带通采样的原理射频信号频率高，带宽有限，直接奈奎斯特采样难度大。采样的目的是无失真的恢复信号频谱，采样后信号频谱周期延拓，只要保证延拓后的频谱不叠加即可恢复原始信号频谱。其原理如下图[1]:图1 带通采样原理2.如何确定带通采样后的频谱中心位置，以进行下变频...

文章目录信息产业的规律70-20-10定律诺维格定律基因决定定律硅谷的摇篮--斯坦福大学纽曼加洪堡的教育模式创业的孵化器科技公司的吹鼓手--投资银行定义与作用华尔街与美国的金融体系著名的投行：高盛与摩根斯坦利高盛摩根斯坦利科技公司的上市过程华尔街左右并购的举例Google的成功之道上市早期岁月的创始人、核心技术与商业模式、公司文化（TGIF）公司作风--不作恶；用人--英雄主义与群众路线及秘密军团...

目录概述BufferIO参考文献概述FPGA里面有2种电路的基本设计元素primitives 原语：是设计的基本单元，例如缓存BUF，D触发器FDCE，macros 宏：由原语或者宏组成，例如FD4CE就是4个FDCE组成。但是不同的FPGA芯片会有不同的设计资源。我们编写的Verilog通过综合之后就是映射成了原语与宏的电路组合。因此Verilog与原语或宏的...

目录AXI4系列总线简介AXI4-lite总线通道信号时序要求读写的时序图写时序的可综合程序读时序的可综合程序JESD的AXI配置调试心得AXI4系列总线简介Advanced eXtensible Interface (AXI)是ARM的Advanced Micro controller Bus Architecture（AMBA）总线的一部分，第一个版本...

需要回答几个问题：1.什么是异步FIFO，异步FIFO有什么功能？2.异步FIFO的写满与读空信号如何正确产生，利用了什么技巧？3.在产生写满与读空信号时需要进行跨时钟域，设计是如何处理的？4.解释跨时钟域产生的写满与读空信号其实是比较保守的：满而非满，空而非空。上诉问题的答案在异步fifo的设计(FPGA)里面讲的很清楚。Verilog设计：比较精简的代码建议看：异步FI...

目录1.主要的资源是 configurable logic block （CLB）与布线资源2.存储资源BlockRAM ：BRAM3.运算单元DSP48E14.IO Banks ：IO Bs5.Mixed-Mode Clock Manager：MMCM和PLL6.高速串行收发器 GTX/GTH/GTY Transceiver等7.PCI-E模块例子：1.主要的...

复习一下数字电路，下次就省事直接看自己写的了。目录1.常用门电路图2.逻辑代数的基本定理----化简时比较好用3.化简逻辑函数时几个关键的公式(A'代表A的非)4.格雷码与二进制的转换5.线性反馈移位寄存器LSFR1.常用门电路图 2.逻辑代数的基本定理----化简时比较好用反演定理：对于任意一个逻辑...

目录1.时钟抖动clock jitter 与时钟偏斜 clock skew2.建立时间Tsu与保持时间Thold/Th3.Tco/Tcq与Tcomb/Tlogic/Tdata4.Tsu与Th所要满足的关系5.为什么非阻塞赋值延时一个时钟6.异步复位的recovery time（恢复时间检查）和removal time（移除时间检查）1.时钟抖动clock jitte...

状态机在Verilog设计中普遍采用，设计状态机的方法是先利用表格写出状态，然后进行状态化简，且建议使用mealy状态机，这样使得设计出的状态机精简。

目录1.偶数分频2.奇数分频3.半整数分频4.分数（小数）分频参考资料：通常我们说对原时钟进行N分频，即分频后的时钟的一个周期是原时钟周期的N倍。N可以为偶数、奇数、半整数、分数（小数）。1.偶数分频Verilog：N为偶数，使用一个计数器循环0-(N-1)进行计数，在N/2-1与N-1分别将输出取反，即完成了N分频。若果采用D触发器画出分频器，单个D触发器的反...

时延扩展与相干带宽多径时延扩展与多径衰落接收机所接收到的信号是通过不同的直射、反射、折射等路径到达接收机。由于电波通过各个路径的距离不同， 因而各条路径中发射波的到达时间不同，造成多径时延扩展。距离不同所以到达接收机的相位也不相同，不同相位的多个信号在接收端叠加， 如果同相叠加则会使信号幅度增强， 而反相叠加则会削弱信号幅度。 这样，接收信号的幅度将会发生急剧变化，就会产生多径衰落。...

1.参数化Parameter使用方便后期重用，主要用于位宽、计数器大小、延时大小等的定义。先说Parameters的三大分类分别是，Module Parameter, Local Parameter 以及Specify Parameter。1.1Module Parameter：模块参数的声明语法是：1)parameter[ signed ][ range ]...

写Verilog总是分不清信号间的时序关系，其实是对非阻塞赋值理解的不好，并且对数据的计数个数的边界条件判断老是拿不准,N还是N-1，今天终于拿出来总结一下。目录1.非阻塞赋值,会延时一个时钟2.阻塞赋值，信号间同步1、时序逻辑，使用“非阻塞赋值”。2、组合逻辑，使用“阻塞赋值”。1.非阻塞赋值,会延时一个时钟等级延时：if或case的判断信号比下面的被非阻塞赋值的信号...

本文第一部分《浪潮之巅》第三版读书总结--了解过去，才能把握未来（一）目录甲骨文 思科 雅虎惠普 摩托罗拉科技中心的特点---硅谷的另一面倒在科技浪潮中的公司幕后英雄---风险投资甲骨文作为仅次于微软的纯软件公司、世界第一大数据库公司甲骨文，其创始人埃里森是一个非常张扬、极具个性的人。与盖茨不同，他非常高调，出行要规模宏大的仪仗，享用最好的东西，对...

目录前言AT&T IBM 苹果计算机工业生态链三大定律英特尔 微软第二部分《浪潮之巅》第三版读书总结--了解过去，才能把握未来（二）前言作为一名IT行业的学生，我对现如今的科技巨头充满敬畏，他们或是定义了一种新的商业模式，或是发明了一种革命性的技术，无论是什么，肯定的是他们做了正确的决定，便一度站在了科技时代的浪潮之巅。然而这个世界永远是优胜劣汰...