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2原创 database流程
database基本流程参考以下lint/CDC 检查 DC综合生成netlist LEC对比DC综合和RTL的netlist DFT插入SCAN LEC对比DFT和RTL的netlist STA_PRE生成SDC文件用于布局布线 ATPG确定DFT生成的带有SCAN的netlist能否跑通仿真 对布局布线后的netlist进行STA（静态时序分析） ATPG确定布局布线后的netlist能否跑通仿真 LEC对比布局布线和RTL的netlistLint可以帮助检查出变量溢出导致的赋值
2022-03-19 17:40:22
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原创 [2021-07-18]Verilog HDL语法总结
1.引言 本篇内容是本人对于学习Verilog HDL语法过程中的总结，我的预期是将内容写的细一点，但作为一个初学者难免有所纰漏亦或是逻辑问题，所以会对内容进行长时间的修正、调整和补充。 首先，Verilog是什么？是一种硬件描述语言（ HDL，Hardware DescriptionLanguage）。 描述的是什么？描述的是数字电路或数字系统的模型。 个人理解就是将数字电路（或系统）的模型，转化为编程...
2021-07-18 19:01:14
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空空如也
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