qq_36662353的博客

目录标题简介FAT文件系统BD设计软件设计简介SD 卡的英文全称是 Secure Digital Card，即安全数字卡（又叫安全数码卡），是在 MMC （MultimediaCard，多媒体卡）的基础上发展而来，主要增加了两个特色：更高的安全性和更快的读写速度。SD 卡和 MMC卡的长度和宽度都是 32mm x 24mm，不同的是，SD 卡的厚度为 2.1mm，而 MMC 卡的厚度为 1.4mm，SD卡比 MMC 卡略厚，以容纳更大容量的存贮单元，同时 SD 卡比 MMC 卡触点引脚要多，且在侧面多了

目录标题简介帧缓存同步锁相（Genlock ）Genlock MasterGenlock SlaveDynamic Genlock MasterDynamic Genlock SlaveVDMA 概述BD设计软件设计简介AXI VDMA（AXI Video Direct Memory Access，以下简称 VDMA），是 Xilinx 提供的软核 IP。其功能和 AXI DMA（以下简称 DMA）有些类似，都可以为存储器或者 AXI4-Stream 类目标外设之间提供高带宽直接存储器存取。和 D

目录标题BD设计软件设计BRAM（Block RAM）是 PL 部分的存储器阵列，PS 和 PL 通过对 BRAM 进行读写操作，来实现数据的交互。在 PL 中，通过输出时钟、地址、读写控制等信号来对 BRAM 进行读写操作（关于 BRAM 的操作时序，请参考“RAM IP 核实验”）；而在 PS 中，处理器并不需要直接驱动 BRAM 的端口，而是通过 AXI BRAM 控制器来对 BRAM 进行读写操作。AXI BRAM 控制器是集成在 Vivado 设计软件中的软核，可以配置成 AXI4-lite

目录标题简介BD设计软件设计简介DMA 是所有现代计算机的重要特色，它允许不同速度的硬件设备进行沟通，而不需要依于中央处理器的大量中断负载。否则，中央处理器需要从来源把每一片段的数据复制到寄存器，然后把它们再次写回到新的地方。在这个时间里，中央处理器就无法执行其它的任务。DMA 是用硬件实现存储器与存储器之间或存储器与 I/O 设备之间直接进行高速数据传输。使用 DMA时，CPU 向 DMA 控制器发出一个存储传输请求，这样当 DMA 控制器在传输的时候，CPU 执行其它操作，传输操作完成时 DMA

目录标题简介BD设计软件设计简介ZYNQ 将高性能 ARM Cotex-A 系列处理器与高性能 FPGA 在单芯片内紧密结合，为设计带来了如减小体积和功耗、降低设计风险，增加设计灵活性等诸多优点。在将不同工艺特征的处理器与 FPGA 融合在一个芯片上之后，片内处理器与 FPGA 之间的互联通路就成了 ZYNQ 芯片设计的重中之重。如果 Cotex-A9 与FPGA 之间的数据交互成为瓶颈，那么处理器与 FPGA 结合的性能优势就不能发挥出来。我们在前面的实验中介绍了一些 ZYNQ PS 与 PL 交

目录标题简介BD设计软件设计简介ZYNQ 中的 QSPI Flash 控制器可以工作在三种模式下：I/O 模式、线性地址模式，以及传统 SPI 模式。在 I/O 模式中，软件负责实现 Flash 器件的通信协议。软件需要将 Flash 命令和数据写到控制器中的 TXD寄存器中，然后将接收到的数据从 RXD 寄存器中读出。而线性地址模式则使用一组器件操作来减小软件从 Flash 中读取数据的开销。线性模式使用硬件来实现来自 AXI 接口的命令到 Flash 指令的转换。对用户来说，在线性模式下读 QS

这里写目录标题简介BD设计软件设计简介多核处理器从多核的结构上是否一致，分为两种基本架构：同构多核架构和异构多核架构。同构多核处理器是指系统中的处理器在结构上是相同的；而异构处理器是指系统中的处理器在结构上是不同的，这些处理器可以是通用处理器，也可以是解决某些特定应用的专用硬核。同构多核架构相比于异构多核架构，在硬件和软件设计上较为简单，通用性较高。但在某些特定应用场合下，如异构多核架构专用的硬件加速硬核，异构多核架构的性能会更高。Xilinx 的 ZYNQ SOC 融合了这两种架构，ZYNQ SO

目录标题简介TCP/IP简介LWIP简介BD设计关键部分软件代码简介随着 5G 的兴起，万物互联成为将来发展的一个方向，更多的设备将具备联网的功能，将数据上传到云端。得益于 TCP/IP 协议的优越性，该协议已成为当前应用的主流网络协议。在嵌入式网络设备中由于受到硬件资源的限制，实现完整的 TCP/IP 协议十分困难，这就需要一种特殊的实现方式，LWIP 作为一种轻量级的 TCP/IP 协议实现方式充分满足了这一要求。TCP/IP简介TCP/IP（Transmission Control Proto

目录标题简介BD设计软件设计简介在ZYNQ的PL端有一个数模混合模块——XADC，它是一个硬核。XADC包含两个模数转换器（ADC），一个模拟多路复用器，片上温度和片上电压传感器等。我们可以利用这个模块监测芯片温度和供电电压，也可以用来测量外部的模拟电压信号。ZYNQ SoC 的 XADC 模块包括两个 12 位的模数转换器，转换速率可以达到 1MSPS（每秒一百万次采样）。它带有片上温度和电压传感器，可以测量芯片工作时的温度和供电电压。用户可以设置报警阈值，用来检测温度过高或者供电电压异常等事件

目录标题简介BD设计软件设计简介UART 控制器是一个全双工异步收发控制器，ZYNQ 内部包含两个 UART 控制器，UART0 和 UART1。每一个 UART 控制器支持可编程的波特率发生器、64 字节的接收 FIFO 和发送 FIFO、产生中断、RXD 和TXD 信号的环回模式设置以及可配置的数据位长度、停止位和校验方式等。UART 控制器系统框图如图所示：由上图可知，UART 控制器和 IO 端口由参考时钟（UART REF_CLK）驱动，同时控制器也需要连接APB 总线时钟（CPU_

这里写目录标题简介BD设计软件设计简介在 zynq 系统的设计中，我们将许多实现特定功能的硬件设计模块封装起来，称之为 IP 核。这种方式极大的提高了设计效率，降低了设计门槛，让设计人员不需要在每次需要某个功能时多次重复相同的工作，或者需要某个功能时去自行研究实现方法，只需要添加实现该功能的 IP 核即可。在添加 IP 核的列表即可看出 xilinx 官方提供了非常丰富的 IP 资源供我们使用。但在实际设计中总会遇到一些特殊的需求，这种时候就需要我们自行设计并封装 IP 核，将它运用到各个系统中。在本次

目录标题简介BD设计软件设计简介在 ZYNQ 嵌入式系统中，定时器的资源是非常丰富的，每个 Cortex-A9 处理器都有各自独立的 32 位私有定时器和 32 位看门狗定时器，这两个 CPU 同时共享一个 64 位的全局定时器（GT）。除此之外，PS 中还有一个 24 位的系统看门狗定时器（SWDT）和两个 TTC（Triple Timer Counters）。系统看门狗定时器可以在系统发生灾难性的故障时（如 PS 中的 PLL 工作异常）发出信号，使得系统程序重新启动，保证了系统安全可靠的运行。T

这里写目录标题简介BD硬件设计软件设计简介在本实验中，我们将在硬件设计时添加一个 AXI GPIO 的 IP 核。IP 的定义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。IP 主要分为软 IP、固 IP 和硬 IP。软 IP 是用 Verilog/VHDL 等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。固 IP 是完成了综合的功能块。硬 IP 提供设计的最终阶段产品——掩膜。AXI GPIO 就是一个软 IP，它通过使用 PL 端的逻辑资源来实现我们需要

目录简介BD设计软件设计简介ZYNQ GPIO 接口信号被分成四组，分别是从 BANK0 到 BANK3。其中 BANK0 和 BANK1 中共计 54个信号通过 MIO 连接到 ZYNQ 器件的引脚上，这些引脚属于 PS 端；而 BANK2 和 BANK3 中共计 64 个信号则通过 EMIO 连接到了 ZYNQ 器件的 PL 端。如下图所示：在大多数情况下，PS 端经由 EMIO 引出的接口会直接连接到 PL 端的器件引脚上，通过 IO 管脚约束来指定所连接 PL 引脚的位置。通过这种方式，

这里写目录标题简介BD设计软件设计简介中断是一种当满足要求的突发事件发生时通知处理器进行处理的信号。中断可以由硬件处理单元和外部设备产生，也可以由软件本身产生。对硬件来说，中断信号是一个由某个处理单元产生的异步信号，用来引起处理器的注意。对软件来说，中断还是一种异步事件，用来通知处理器需要改变代码的执行，不过，轮询所产生的中断的过程是同步的。当处理器收到中断，它会停下当前正在做的任务，然后跳转到需要处理的地方去。这和轮询的方式是相反的，轮询是由软件同步获取设备的状态。在中断方式中，不需要由处理器不断地

这里写目录标题简介试验任务BD设计软件设计简介Zynq-7000 系列芯片有 54 个 MIO(Multiplexed I/O)，个别芯片除外如 7z007s 只有 32 个。图 是GPIO 的框图，从中我们可以看到 GPIO 分为 4 个 Bank，注意这里不包括 AXI_GPIO。除 Bank1 之外的 Bank 都具有 32bit，Bank1 只具有 22bit 是因为总共只有 54 个 MIO，其中 32bit 的Bank0 控制了 MIO[0~31]，剩下的 MIO[31~53]就由 22b

目录标题准备工作移植到PYNQ上准备工作因为我们要做的就是将训练好的网络移植到PYNQ上，所以我们需要先在PC上把数字网络识别的网络训练好。因为我也是初次接触这个东西，这里的网络很简单，就用了一层的全连接层，计算量很小，先试试水（不排除有空的话会去用FPGA端加速做复杂的网络，这里我只用到了PS端的资源，并未涉及到PL端的资源）。废话不多说，先用如下的代码训练一个简单的数字识别网络。环境配置如下：Windows 10 64bitPython 3.6import tensorflow as

目录PYNQ简介PYNQ是什么jupyter notebookPYNQ的学习资料如何使用PYNQ？PYNQ上跑的一个AXI_GPIO小例程PYNQ简介PYNQ是什么PYNQ是一个新的开源框架，使嵌入式编程人员能够在无需设计可编程逻辑 电路的情况下即可充分发挥 Xilinx Zynq All Programmable SoC（APSoC）的功能。 与常规方式不同的是，通过 PYNQ，用户可以使用 Python 进行 APSoC编程，并且 代码可直接在支持 PYNQ 的开发板上进行开发和测试。通过 PY