
SystemVerilog中for循环的综合问题
之前一直认为for循环只是为了减少重复代码,实际综合成多个同样的电路。但实际却不是这样的,例如当for循环位于always_comb块外部时,会综合出多个同样的组合逻辑电路;当for循环位于always_comb块内部时,则会根据for循环的执行顺序生成一个组合逻辑电路。而我们知道,在always块内部对同一个信号端口进行多次赋值,编译器只对最后一次赋值进行综合,忽略前面的赋值。这个技巧可以用来构建具有。固定优先级的总线仲裁。
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