FPGA----xilinx Floating IP核浮点数转为定点数bug及解决方案

1、出问题的IP核：

 问题描述：当我们设置输入为浮点数，输出为Q64_32（32位整数与32位小数）时，如果输入的浮点数为正数，则输出结果无异议。

5.625=40b40000=0000005_a0000000

 而当输入浮点数为负数时，转化后的定点数如果我们只取实部时仅仅为正数取反（定点数的负数=正数取反+1）

-5.625=C0B40000= 

-5.625=-6+0.375=FFFFFFFA_60000000，高32位代表的是-6，低32位代表的是0.375，因此如果我们实现Matlab的ceil函数时，输入的数据无论正负均需要+1，然后转为浮点数。

而对于Mod函数，由于求解过程，我们将负数（-5.625）的整数部分又转为了整数（直接取反），因此对Mod函数无影响。

写此笔记仅当记录DFIG-V的开发过程，方便日后debug。