- 博客(18)
- 收藏
- 关注
RSS订阅原创 彻底弄懂乒乓操作与并行化
欢迎关注微信公众号：小鱼学IC乒乓缓存；乒乓操作；并行化；速度优化方法之一；Verilog设计示例分享原文链接：https://mp.weixin.qq.com/s/-pXG8DcTHbCFVxSz_XbcfA...
2019-11-03 13:28:17
1025
原创 采用基本逻辑门与寄存器实现占空比为P的3分频
欢迎关注微信公众号：小鱼学IC华为笔试题：采用基本逻辑门与寄存器实现占空比%50的3分频链接：https://mp.weixin.qq.com/s/tAohFVeW3Z63wL4QDtASEg
2019-10-22 00:22:21
529
原创 跨时钟域问题集锦
欢迎关注微信公众号：小鱼学IC一起回答几个CDC的问题--第一篇 关键词：亚稳态 两级同步器 https://mp.weixin.qq.com/s/ERM83DZRGlyfTRjS9T-t6Q一起回答几个CDC的问题--第二篇 关键词：慢时钟域到快时钟域的控制信号传递边沿检测电路 上升沿检测 下降沿检测 https://mp.weixin.qq.c...
2019-10-20 23:14:20
297
原创 时序违例的优化方法概述
欢迎关注微信公众号：小鱼学IC时序违例的优化方法概述原文：https://mp.weixin.qq.com/s/lEhbabjaxtd2LfphDxGghA关键词：流水线，逻辑优化，低阈值工艺，提电压...
2019-10-20 23:05:07
1257
原创 静态时序分析基础与基本的时序约束
欢迎关注微信公众号：小鱼学IC静态时序分析（STA）基础：https://mp.weixin.qq.com/s/Pw9wJIdyOoRAJ_l8R_sRrA基本的时序约束（timing constrain）：https://mp.weixin.qq.com/s/BiAO2bNb5rLrnigmGEV_0A...
2019-10-17 23:37:33
433
原创 状态机的四种写法
欢迎关注微信公众号：小鱼学IC一段式，二段式，三段式，四段式状态机写法示例与讲解公众号原文地址：https://mp.weixin.qq.com/s/zBRZ5DbRGiHPn51pfvbToA
2019-10-17 23:25:54
537
原创 Xilinx IP的使用-FFT IP篇
欢迎关注微信公众号：小鱼学IC，一起学习FPGA设计。介绍Xilinx IP CORE的资料阅读以及结合官方给的TESTBENCH，通过功能仿真直观的了解IP核的驱动时序。 本文以FFTIP的使用为例，并录制视频介绍。 视频中的细节： 1. Vivado工程创建 2. IP CORE的添加 3. Vivado的...
2019-03-02 13:46:54
1979
1
原创 FFT 电路的verilog设计
关注微信公众号：小鱼FPGA 一起学习FPG设计Verilog实现512点的FFT运算https://mp.weixin.qq.com/s/A-bmbxE1PStqDYZOIbq42A
2019-03-02 13:42:46
2192
原创 利用XILINX官方资料学习HLS
关注微信公众号：小鱼FPGA 一起学习HLS入门学习资料推荐https://mp.weixin.qq.com/s?__biz=MzUyMzc2NTY3Mg==&tempkey=OTk3X09qVHlremZxVVJiRER4UlYwUExDM2k0WFk5TEZsa1B0WDNra0xrMVo0UzEyS1paTUo0T1VFbUt5aWoyYU8zRTZ0c0duZEhlYnV...
2019-02-27 13:58:23
860
原创 UART（串口）收发模块设计
关注微信公众号：小鱼学IC，获取串口(uart)的Verilog设计源码详解与demo。《UART（串口）收发模块设计- 01》https://mp.weixin.qq.com/s?__biz=MzUyMzc2NTY3Mg==&mid=2247484170&idx=1&sn=7cd143c32b716e4d6d25e775f2363e8c&chksm=fa...
2019-02-26 11:33:40
2017
3
原创 流水线设计
关注微信公众号：小鱼FPGA 一起学习FPGA与数字电路设计 一文《流水线设计》带你彻底弄懂数字电路的流水线设计，内附Verilog设计DEMO。《流水线设计》https://mp.weixin.qq.com/s?__biz=MzUyMzc2NTY3Mg==&mid=2247484164&idx=1&sn=d7402e1791fc6e9b95947d274...
2019-02-26 11:32:55
357
原创 SPI 接口驱动电路设计
关注微信公众号：小鱼FPGA ，获取SPI接口设计的Verilog设计源码详解与demo。《SPI 接口驱动电路设计》https://mp.weixin.qq.com/s?__biz=MzUyMzc2NTY3Mg==&mid=2247484190&idx=1&sn=9b62d528fcf65c8bb5664f01861f1f09&chksm=fa36d1d9...
2019-02-26 11:28:19
4923
原创 时序违例的修正与时序优化的思考方向
欢迎关注微信公共号：小鱼FPGA ，一起学Verilog数字电路设计。先读文章：《时序逻辑电路的建立，保持时间裕量分析》先读文章：《寄存器以及建立保持时间，输出延时介绍》先读文章：《一个实例彻底拿下流水线》时序逻辑电路示意图如下。前后两级寄存器之间有一个组合逻辑运算电路。假设寄存器的建立时间要求为tsetup, 保持时间要求为thold, 输出延时为tcq（这些参数只要工...
2018-09-13 22:30:02
3185
2
原创 时序逻辑电路的建立，保持时间裕量分析
欢迎关注微信公众号： 小鱼FPGA 先读文章：《寄存器以及建立保持时间，输出延时介绍》先读文章：《初识Verilog描述-1》在Verilog里，时序逻辑电路即表示如下图所示的电路。前后两级寄存器之间有一个组合逻辑运算电路。 假设寄存器的建立时间要求为tsetup, 保持时间要求为thold, 输出延时为tcq。故对于第一个寄存器，时钟上升沿之后，经过时间tcq数据才从Q端...
2018-09-09 19:56:58
2143
原创 非门（反相器）介绍
非门（反相器）介绍欢迎关注微信公众号：小鱼FPGA ，一起学习数字IC设计 非门实现的是逻辑功能为 out = -in, 即将输入信号做一个反向，故也称为反相器。其门级示意图如下：Verilog描述如下（“//”后面的语句为注释语句）：wire in; //"wire" 为线信号关键字wire out;assign o...
2018-09-03 13:03:13
14478
原创 异步FIFO设计
小鱼FPGA 小鱼FPGA “格雷码；跨时钟域同步；异步FIFO常用于跨时钟域数据缓冲；参数化可配的异步FIFO” 01 — 异步FIFO结构异步FIFO的整体结构大致如下： Write_control:控制写操作与满信号（w_full）的判断与产生。Read_control:控制读操作与空信号(...
2018-08-28 09:43:07
476
原创 Matlab 定点化 （fixed point designer）-入门1
Matlab 定点化 （fixed point designer）-入门1欢迎关注微信公众号：小鱼FPGA“ 当把算法用FPGA实现时，我们必须要考虑定点化问题。matlab的fixed point designer就是帮助我们定点化的工具” **01 定点化基...
2018-08-25 19:45:30
13395
5
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人