FPGA存储块，有没有使能Primitives output Register作用

已于 2024-04-28 09:53:13 修改
阅读量5.1k 收藏 22
点赞数 9
分类专栏： FPGA 文章标签： fpga开发 存储块 IP核
于 2021-12-14 14:58:26 首次发布
By 张小鸿
本文链接：https://blog.csdn.net/qq_38376586/article/details/121927241
版权
本文揭示了在FPGA中，启用PrimitivesoutputRegister选项如何影响RAM读取时序，不选则1周期出数据，选则需2周期。理解其作用有助于提升系统性能。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

在FPGA中，ROM,RAM存储块在IP核配置中都有一个配置选项：Primitives output Register，比如下图的rom IP核配置界面在这里插入图片描述
接下来以RAM读写为例，我这里RAM的第一个数值为1，我们观察第一个数值的位置即可看出这个reg的作用，我这里是always Enable配置：

没有勾选Primitives output Register的情况，

在这里插入图片描述
当我们给了ADDR后，1个时钟周期后，RAM存储块能够读出数值。

勾选Primitives output Register的情况，

在这里插入图片描述

当我们给了ADDR后，2个时钟时钟周期后，RAM存储块读出数值。

总结

现象：有没有勾选 Primitives output Register区别在于给了addr后，多少个时钟出来数据。
作用：可以优化对应时序

（28）XIlinx FPGA 原语简介（FPGA不积跬步101）
m0_46498597的博客
08-06 2756
1 引言 原语，即primitive。笔者主要从事Xilinx FPGA开发，这里只介绍XIlinx FPGA原语。使用原语的好处，可以直接例化使用，不用定制IP；项目开发中经常用到和IO有关的原语。 2 原语介绍 1）IBUF IBUF是输入缓存，一般vivado会自动给输入信号加上，不需要手动添加。 2）IBUFDS IBUFDS是IBUF的差分形式，也就是说接收差分信号然后转为单端信号。 3）BUFG 全局时钟缓存，接收时钟时使用。 4）IDDR 接收双沿采样数据，例如：千兆RGMII接口
FPGA设计优化（3.1）
qq_43416206的博客
03-15 958
在 端 口 设 置 界 面 ， 需 要 注 意 两 个 寄 存 器 ： Primitives OutputRegister和Core Output register，如图6-71所示，前者为BRAM自带的寄存器，后者为SLICE中的寄存器。默认情形下，前者会被勾选，因其对时钟到输出延迟有很大的改善作用，这在表6-16中已经阐述过。对于高速设计（时钟频率大于300MHz），建议将两者都勾选。当仅勾选前者时，从输入到输出需要2个时钟周期（Latency=2）；
cordic ip核 vivado_「正点原子FPGA连载」第十二章IP核之RAM实验
weixin_39711867的博客
01-03 825
1)摘自【正点原子】领航者 ZYNQ 之FPGA开发指南2)实验平台：正点原子领航者ZYNQ开发板3)平台购买地址：https://item.taobao.com/item.htm?&id=6061601087614)全套实验源码+手册+视频下载:http://www.openedv.com/docs/boards/fpga/zdyz_linhanz.html5)对正点原子FPGA感兴趣的...
RAM读with primitive output register
FPGAer_QQ742875810的博客
03-07 421
RAM读with primitive output register REG1 is the data at the output of the primitive output register.
调用RAM IP的注意事项
AI_vvv的博客
12-14 2098
调用的RAM IP，输出使能，输入地址后，要延迟一个时钟周期，该地址下的数据才会输出，如下图所示： mmodelsim仿真图中7C2为调用RAM的输出地址，一个时钟延迟后，再有上边沿才会触发RAM数据输出；（VIVADO中调用的RAM IP，有时候会出现输出莫名其妙延时两拍的情况，在仿真的时候一定要仔细看，解决办法是删除这个IP，重新调用） 如果在VIVADO中调用RAM IP时，设定默认勾选primitives output register，如下...
FPGA原语简介
qq_33155311的博客
08-05 5509
目录原语简介原语的分类时钟相关的原语IBUFGIBUFGDSBUFGBUFGPBUFGCEBUFGMUXBUFGDLLDCM接口相关的原语IDDRODDR 原语简介 原语，即primitive，原语类似最底层的描述方法，是不同厂商针对自己FPGA芯片提供的底逻辑资源的描述。因此不同的厂商，原语不同，同一家的FPGA，由于不同系列的芯片内部资源一般不同，原语也是不通用的。使用原语的好处，可以直接例化使用，不用定制IP。我们在进行FPGA开发时的HDL代码在进行综合后的输出就是由原语组成的逻辑网表，因此原语是不
在Vivado FIFO IP中设置Output Register
qq_40015999的博客
03-26 802
在Vivado中可以在例化FIFO时勾选output register，勾选后FIFO会在打一拍后输出。非output register模式下的FIFO，在写入一个数据后的下下个时钟周期将写入数据读出。output register模式下的FIFO，在写入一个数据后的下个时钟周期将写入数据读出。
Altera fast output register和Xilinx IOB register详解
weixin_30858241的博客
02-04 1038
测试代码如下： 1 module led( 2 CLOCK, 3 RESET, 4 LED 5 ); 6 7 input CLOCK; 8 input RESET; 9 output reg [3:0] LED; 10 11 alw...
FPGA基础知识
weixin_41925897的博客
02-25 4965
FPGA基础知识
FPGA经验谈系列文章——9、块储存器的高效使用
最新发布
gzy0506的博客
11-21 926
如果只想使用1Kb怎么办？因此我们尽量规划好存储资源的使用，特别是在存储资源紧张的时候合理规划，不要浪费，小存储需求可以采用SLICEM中的LUT构建的分布式RAM来解决。在BlockRAM元件中还存在一些FIFO的逻辑控制电路，包括写指针、读指针、跨时钟域处理的电路，这些都是属于BlockRAM中的内嵌资源，当例化FIFO18E1或者FIFO36E1原语的时候，则会被使用到，同时我们看到，两个FIFO18E1不能同时例化到同一个BlockRAM中，因为BlockRAM内只有一套FIFO的逻辑控制电路。
ug901赛灵思Vivado工具综合
06-10
xilinx的vivado综合说明，里面包含一些使用技巧，使用约束。
Github 上有哪些优秀的 VHDL/Verilog/FPGA 项目
OpenFPGA的博客
08-29 4455
下表是按照STARS排列，由于公众号不能在文章中插入链接，所以请点击文末的：阅读原文分别点击图中Verilog或者VHDL就可以进去点击链接进行查看。STARSFORKSISSUESLAST COMMITNAME/PLACEDESCRIPTION1450676331 year, 1 month agoe200_opensource/1The Ultra-Low Power RISC Core137...
小梅哥Xilinx FPGA学习笔记21——IP核之RAM实验
m0_51430584的博客
01-05 2485
存储器的分类在了解RAM IP核之前，我们先来看下存储器的大致分类，如下图所示：由上图可知，存储器包括随机存储器和只读存储器,随机存储器包括。
Xilinx系FPGA学习笔记（六）RAM的IP核学习
贾saisai的博客
09-10 787
写数据字节使能，如果勾选，写使能信号会根据写数据的字节数生成对应的 bit 数据，1 个字节对应 1bit 写使能，这里字节的大小可以设置为 8 或 9，当这里的选择后，输入输出的数据的位宽就必须是 8 或 9 的整数倍。Write First 模式下的波形，如果仅读出数据而未发生数据的同时读写，则读出存储器以前存储的数据，如果发生数据的同时读写，读出数据为刚从数据总线送入的数据，而不考虑该地址以前存储的数据。不创建置位/复位端口，需注意这里置位/复位，并不复位RAM 中的数据而是只复位寄存器上的值。
Vivado Visti HLS（高亚军）
wxkhturfun的博客
01-27 6130
前言 今天翻了翻高亚军的《vivado从此开始》这本书，看着还可以，然后关注了他的公众号，里面有些总结写得不错，收藏一下 1.Vivado合集来了（2018-2019） https://mp.weixin.qq.com/s/UjKSC95wvkHzS_rrxAcMXA 2. Vivado合集来了（2020-2021） https://mp.weixin.qq.com/s?__biz=MzI5NTQwODcyMQ==&mid=2247487726&idx=1&sn=c72f7f78e4
xilinx 真双口RAM的primitives /core output 区别
superC的博客
10-10 6028
软件平台 Vivado 2016.4 属性设置说明 1在 ip catalog -> block memory generator . 这里仅介绍真双口RAM，真双口RAM支持A/B两个口可读可写。 属性1 operating mode 包含 writing first(WF), reading first(RF), no chang(NC)三种模式 参考手册如下： ...
FPGA从入门到精通(7)-BRAM
详解FPGA及硬件电路开发
04-05 1440
本文详细介绍了FPGA中块RAM（BRAM）的工作原理和配置选项。对比了BRAM与DRAM的不同，强调了BRAM在读取操作时的时序逻辑特性。通过Vivado软件的BRAM配置界面，解释了BRAM的接口类型、存储类型、错误校验（ECC）和写使能等高级选项。进一步，讨论了BRAM的三种读写模式，并分析了每种模式的特点和应用场景。此外，还探讨了BRAM的高级功能，如输出寄存器、复位选项和地址变化指示，以及如何在设计中避免读写和写写冲突。
vivado bram 参数设置
我要一步一步向前走
12-31 2085
(primitive output register & pipeline stage & core output register & CE & SR）
直方图统计的FPGA实现
calorie6677的博客
03-04 6164
直方图统计是图像处理算法中最基本和常见的算法之一，主要原理就是将图像中各个灰度级的像素个数进行计算并统计，这在一些对灰度特性进行统计的算法中比较常见。虽然直方图统计在MATLAB或软件中耗时也很少，但是现在随着FPGA的普及，更加快速的实现一些图像处理算法成为了主流。 FPGA实现图像处理算法现在有几种主流的方式：1、HDL纯逻辑代码编写；2、基于System generator的模块搭建；3、X
评论 2
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值