FPGA存储块，有没有使能Primitives output Register作用

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分类专栏： FPGA 文章标签： fpga开发 存储块 IP核
于 2021-12-14 14:58:26 首次发布
By 张小鸿
本文链接：https://blog.csdn.net/qq_38376586/article/details/121927241
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本文揭示了在FPGA中，启用PrimitivesoutputRegister选项如何影响RAM读取时序，不选则1周期出数据，选则需2周期。理解其作用有助于提升系统性能。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

在FPGA中，ROM,RAM存储块在IP核配置中都有一个配置选项：Primitives output Register，比如下图的rom IP核配置界面在这里插入图片描述
接下来以RAM读写为例，我这里RAM的第一个数值为1，我们观察第一个数值的位置即可看出这个reg的作用，我这里是always Enable配置：

没有勾选Primitives output Register的情况，

在这里插入图片描述
当我们给了ADDR后，1个时钟周期后，RAM存储块能够读出数值。

勾选Primitives output Register的情况，

在这里插入图片描述

当我们给了ADDR后，2个时钟时钟周期后，RAM存储块读出数值。

总结

现象：有没有勾选 Primitives output Register区别在于给了addr后，多少个时钟出来数据。
作用：可以优化对应时序

FPGA设计优化（3.1）
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