我们用block design的方式ZYNQ FPGA时,会有一个bd文件,而我们vivado在编译的时候编译的是.v文件,因此软件还需要将bd转换成可综合的verilog文件。
- generate output product用于生成bd下一层的顶层(里面包含了你调用的所有核)
- create HDL warpper用于生成bd上一层的顶层(让这个bd可综合)
所以我们端口不变的情况下,只修改了设计,只需要重新generate output product.
我们用block design的方式ZYNQ FPGA时,会有一个bd文件,而我们vivado在编译的时候编译的是.v文件,因此软件还需要将bd转换成可综合的verilog文件。