目的: 方便vcs调试,在终端上,verilog输出打印信息为彩色
操作:
demo
module tb;
bit [3:0] m_data;
bit flag;
initial begin
for (int i = 0; i < 10; i++) begin
m_data = $random;
// Used in a ternary operator
flag = m_data inside {[4:9]} ? 1 : 0;
// Used with "if-else" operators
if (m_data inside {[4:9]})
$display ("\033[1;43m m_data=%0d INSIDE [4:9], flag=%0d\033[0m", m_data, flag);
else
$display ("m_data=%0d outside [4:9], flag=%0d", m_data, flag);
end
end
endmodule
在display函数中,添加 “\033[1; 41m ******打印信息******* \033[0m”
1; 改变字体颜色
41m是背景颜色
最终打印效果: