文鸿开源工作室

AXI 协议更适合用于内存映射的、相对简单的单片系统，侧重于低延迟和高效的数据传输。CHI 协议设计用于大规模、多核或多片的高性能计算系统，支持复杂的缓存一致性和灵活的数据控制。以下是和信号名称AXI 协议信号CHI 协议信号地址通道ARADDR（读地址）REQFLIT (请求片段)请求中包含地址AWADDR（写地址）地址有效信号ARVALID（读地址有效）无明确的地址信号，地址信息在请求消息中传递AWVALID（写地址有效）地址握手信号ARREADY（读地址就绪）无明确的握手信号。

本文讲述终端如何实现彩色字符打印

本文介绍如何创建不同的仿真set

本文讲述如何使用synplify来综合带vivado ip核的工程

B站工科男孙老师关于开漏和推挽的笔记

vscode编辑verilog的配置与插件安装

本文时钟无毛刺切换的代码和testbench

linux下较早的gvim无法识别systemverilog语法的解决方法

FPGA调试图像处理技巧，将FPGA中的图像数据输出到TXT文件中，并且将其显示。

verilog 语法问题

windows 报 0xc0000005错误解决方法

使用bmp2mif软件生成coe文件，生成的coe文件出错。

汕头大学考研复试准备

AD2016使用interactiveHtmlBomForAD 插件生成交互式网表

我们用block design的方式ZYNQ FPGA时，会有一个bd文件，而我们vivado在编译的时候编译的是.v文件，因此软件还需要将bd转换成可综合的verilog文件。generate output product用于生成bd下一层的顶层（里面包含了你调用的所有核）create HDL warpper用于生成bd上一层的顶层（让这个bd可综合）...

在FPGA中，ROM,RAM存储块在IP核配置中都有一个配置选项：Primitives output Register，比如下图的rom IP核配置界面接下来以RAM读写为例，我这里RAM的第一个数值为1，我们观察第一个数值的位置即可看出这个reg的作用，我这里是always Enable配置：没有勾选Primitives output Register的情况，当我们给了ADDR后，1个时钟周期后，RAM存储块能够读出数值。勾选Primitives output Register的情况，当.

loading org.eclipse.e4我解决这个问题解决了两天，网上的资料都不行，删文件什么的，都不行。倒腾了很久，最后也不知道怎么突然就好了，记录解决问题的思路：思路vitis出现的问题都可以去看eclipse, 因为vitis是基于eclipse的，直接搜索vitis是很少资料的，所以就可以转到去找eclipse解决方法。可以尝试直接去打开vivado安装目录下eclipse文件夹的eclipse.exe文件，应该是无法打开的状态。所以主要就是解决这个eclipse.exe。根据网上资

使用STM32CubeIDE/STM32CubeMX 生成STM32代码，生成完的外设代码一般需要加上使能函数，如果有使用中断，则需要使能中断。这里是使用CubeIDE和MX需要注意的点。使能函数可以在工程下STM32F4XX_HAL_Driver的inc下的头文件中查找到标准库与HAL库中断服务函数的不同标准库：只有启动文件中的中断服务函数；HAL库：有启动文件中的中断服务函数, 在这个普通中断服务函数中有HAL中断服务函数与callback回调函数；两者的区别是： HAL的..

win10安装vivado + vitis 2019.2 教程安装包：链接：https://pan.baidu.com/s/1fPlNDzpC0EPXMhOloDyzfA 提取码：1234网上其他博主的安装教程，比如：vivado2019.2的安装，最后是没有安装上vitis PS端开发软件。本篇教程最后是由vitis+vivado安装步骤：1.双击安装程序.exe，有个弹窗选项，选择continue.这个界面全部勾上2.这里选项很重要！！选择vitis,我查了下，你选择vitis相当于选择了