Systemverilog 第四课 Interface and program

P13 Interface and Program

• 正式运行testcase之前需要做好的准备：
  1.对CLK和RESET进行规划，DUT和TB都需要时钟和复位信号。
  2.对于第一个testcase用log记录仿真过程，并用display显示仿真结果。
  3.首先排除tb的错误，再检查tb给dut环境设置是否错误，全都没错才去检查RTL的错误。

Q：logic数据类型有几个状态？
A：4个，01xz

Interface

Q：如何连接testbench与DUT?
A：先定义连接途径，并利用例化将端口连接起来。

• Verilog连接方式
  1.默认连接方式 .*
  e.g. test t1(.*);
  要求被例化模块的所有端口在tb当中有名字、类型、数据宽度完全一样的连接路径（不推荐使用）。
  2.名字连接方式 .name
  3.端口连接方式.name(name)
  Q：如果一个被例化模块的端口名发生变化，在上层模块要如何修改？
  A：verilog中只能单独修改，SV则可以使用interface规避这个问题。

• Systemverilog Interface
  Interface可以将一组信号放在一起作为一个端口，并将作为单独的部分和tb以及DUT分离开来。这样做可以将不同配置的interface适配给不同的tb，不需要进行繁琐的连