VHDL
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Runningsail
这个作者很懒,什么都没留下…
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VHDL入门笔记
一,STD_ULOGIC和STD_LOGIC的区别: std_ulogic是个枚举类型,有9个值。而STD_LOGIC是std_ulogic类型的决断子类型,除了具有std_ulogic类型的9个值之外,还包含决断函数。如果在硬件设计中不出现“线与”的话,两者没什么区别,但如果有”线与“现象,则STD_LOGIC类型可以通过决断函数来判定信号值,而std_ulogic类型则无法处理...原创 2018-11-06 15:18:50 · 3548 阅读 · 0 评论 -
VHDL模块间调用COMPONENFT的使用------直接数字频率合成器
最近在使用QUARTUSII设计直接数字频率合成器,用VHDL语言编写各个模块并单独设计仿真后需要把模块综合起来使用,虽然可以将各个模块单独生成.bsf文件,再使用原理图连接,但终归违背了语言的初衷。查阅资料,发现VHDL语言的元件调用语句成分可以实现单独的模块综合调用! 一下以直接数字频率合成器为例进行说明!其中涉及到的有普通模块的调用,ROM存储器的调用!LIB...原创 2018-11-07 00:42:07 · 5756 阅读 · 2 评论 -
VHDL--从十进制计数器理解SIGNAL和VARIABLE的区别
偶然间在网上看到网友请教关于十进制进位的问题,具体问题见:帮忙解释一个VHDL语言描述10进制cnt10的问题 其中讲述了,里面陈述了SIGNAL定义的中间变量Q在累加到8时就开始进位,而不是累加到9时进位,为此我设计了两个相似的语言程序对此进行理解:程序一:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY cnt10a IS...原创 2018-11-12 00:08:36 · 2694 阅读 · 0 评论