Linux环境下Verilog电路的前后仿真及版图规划

最新推荐文章于 2023-04-08 15:36:32 发布

McEv0y

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本文链接：https://blog.csdn.net/qq_38666053/article/details/107937125

版权

本文详述了在Linux环境下使用Verilog进行8位乘法器设计，并通过Candence Encounter（现Innovus）进行前后仿真及版图规划的过程。文章涵盖了从电路编写、testbench测试、综合、后仿真到布局布线的完整步骤，展示了如何在命令行和批处理文件中操作EDA工具，以确保设计的正确性和优化布局。

摘要由CSDN通过智能技术生成

前言

本文主要描述了Linux环境下使用Verilog编写电路、对电路进行前后仿真并进行版图规划的过程。文中所使用的EDA工具为Candence公司的Encounter。Encounter在近年已更新并改名为Innovus，不过其进行版图规划的流程应该是基本相同的。

电路编写及前后仿真

在本次实验中，使用Verilog完成时序驱动的8位乘法器的设计，具体代码如下：

`timescale 1ps / 1ps

module multiplier
	(
		input		[7:0]		mula,
		input		[7:0]		mulb,
		input					clk,
		input					reset,
		output reg  [15:0]		result,
		output		[15:0]		temp
	);
	wire			[15:0]		sto0,
								sto1,
								sto2,
								sto3,
								sto4,
								sto5,
								sto6,
								sto7;
	
	assign sto0 = mulb[0]? mula : 16'd0;
	assign sto1 = mulb[1]? (mula <<