马可瓦尔多_
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在UVM环境怎么检查RTL中间信号(小白视角)

中间信号不在接口上,也不能为了验证,让设计在RTL上加接口,那怎么才能拿到这些中间信号,其实在《UVM实战》上引出Interface接口之前,也调用RTL输出信号,方法就是使用绝对路径,在top层会实例化RTL的hdl_top模块,直接在top层写绝对路径调用RTL中的信号就好了。可以,但是麻烦了,我们还是把所有信号都定义到一个Interface文件中,然后传输这个包含中间信号的接口文件更简洁一点,在内部需要观测中间信号的时候,通过Interface调用具体的信号就可以了。
原创
发布博客 2023.09.22 ·
451 阅读 ·
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Perl-提取文件中指定行的数字,并完成替换(包含代码注释)

今天在仿真log中想要把指定行中的位置的数字,替换为使用该数字处理后的数字。
原创
发布博客 2023.08.25 ·
539 阅读 ·
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UVM验证架构——1)TOP

对UVM平台架构进行自顶向下的说明。Interface接口。时钟,复位。
原创
发布博客 2023.08.23 ·
264 阅读 ·
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UVM中package的使用

SystemVerilog包提供了额外的机制在多个SystemVerilog模块,接口和程序之间,共享参数,数据,类型,任务,函数,序列,以及特性的声明。
原创
发布博客 2023.08.21 ·
908 阅读 ·
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fatal:Not Possible to fast-forward,aborting

在使用git的过程中执行 git pull命令时发生【fatal:Not Possible to fast-forward,aborting】错误。所以要先把远程最新代码拉到本地,检查本地和远程是否有冲突需要merge的内容,处理完这些内容后再上传自己的更新内容。把commit撤回后,先pull远程最新代码,merge后,再commit本地内容。如果先commit后再pull的话,其他人对代码的更新可能被commit代码覆盖。【致命错误:不能快进,异常中断】意思是不能先执行commit,再执行pull。
原创
发布博客 2023.08.15 ·
8275 阅读 ·
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不会shell脚本编写

答:

鉴于题主刚接触shell脚本,所以采用了基本的for循环,if条件判断,加上正则表达式的方式来实现此功能。

#!/bin/bash

#执行脚本时,后面跟的三个参数 ./test.sh id battle_id time被依次调用到$1,$2,$3中
id=$1  
battle_id=$2
time=$3
#把参数拼接为正则匹配项,*表示任意字符
Pattern="*$id*$battle_id*$time.log"
#使用for循环调用目标路径的每个log文件
for log_file in `ls ./home/*log`                            #假定log文件在当前路径的home文件夹下
do
        echo "$log_file"                                         #显示当前log文件
        if [[ $log_file == $Pattern ]];                #判断当前log文件是否满足正则匹配
        then
            echo "match file name : $log_file"         #如果满足正则匹配,输出文件
        fi
done

记得给test.sh文件添加执行权限 :chmod 755 ./test.sh
执行结果例:

img


希望能够帮您解决这个问题!

回答问题 2023.03.15

Excel开发个人工具箱-VBA加载宏

在Excel中某些经常用到的功能,可以制作为加载宏,以快速调用。有详细步骤图,说明。
原创
发布博客 2023.03.14 ·
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忙分析一下这个TSPC DFF电路是如何工作

答:

有电路图?
TSPC:真单相时钟分频器(True Single Phase Clock)
通过DFF特性 Q = D ,DD在每一个CLK的有效边沿触发,从而实现二分频功能。以二分频为基础,通过串联DFF,可实现2的幂次分频。

img

希望上述回答能够帮到您

回答问题 2023.03.09

HDLbits疑问之旅鼠问题2

答:

我大概看了您的代码,我觉得有下列几个问题:
1,always(*)组合逻辑中应使用非阻塞赋值。
2,第三段状态机中,阻塞赋值和非阻塞赋值混用。
3,temp用组合逻辑赋值有点奇怪,希望实现ground结束后保持前态,应该把Latch前态才对。
4,代码中输入到输出,经过了两段FF延时,和题目要求不符。
希望能够帮到您

回答问题 2023.03.09

fpga 看图写时序

答:

IN延时两拍后,得到IN_d1,IN_d2 ,out = IN_d1 & ~IN_d2;
采信号的边沿

回答问题 2023.03.08

模拟运算放大器,自学资料

发布资源 2023.01.27 ·
xlsx

自学用SRAM相关资料

发布资源 2023.01.10 ·
pdf

基于触发器结构,分析保持/建立时间,亚稳态产生原因/处理方式(单/多bit、FIFO)

CP从低变高前最后锁存的数据就是触发的采样数据。如果D在此器件从低变高,由于数据不能跳变,在通过G1时,G1的输入不是一个绝对的高电平,也不是绝对的低电平,一个中间电平可能导致反相器的N,P管都有一定程度的导通,所以G1的输出也不确定。Q:如果跨时钟域信号值为1,如果经过一个周期后,第一段FF稳定后输出0,那么虽然通过两段FF的同步,避免了亚稳态问题,但是数据可能会出错?如图,a时钟域产生的a_dat传输到b时钟域,经过b时钟域的触发器后,输出的b_dat就可能产生亚稳态(meta stable)问题。
原创
发布博客 2023.01.08 ·
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DFT基础知识整理

站在一个IC前端设计人员的角度学习DFT基础知识,概念。
原创
发布博客 2023.01.07 ·
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Coverage基础知识整理

第二行:在covergroup中建立一个名为coverpoint_name1的覆盖点,对象信号名为signal_1 ,如果没有定义bin的话,工具会默认检查signal_1所有可能出现的数值情况。第三行:在covergroup中建立一个名为coverpoint_name2的覆盖点,对象信号名为signal_2,通过bin指定了signal_2出现的数值情况为0,1,2,3,4,5 ,(6|7|8)。检查随机数据中是否包含目标数据,目标数据作为验证配置输入到DUT中,产生目标输出,通过SVA检查正确性。
原创
发布博客 2023.01.04 ·
1283 阅读 ·
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数字电路自学笔记-1207

发布资源 2022.12.07 ·

VBA - 转换单元格中的指定字符为下标sub_script格式

在学习Verilog中需要用带下标符号来表示建立时间和保持时间等参数。excel中输入比较麻烦,需要选中字符后,再选择字体中的下标选项。所以做了这个VBA来实现下标转换功能。
原创
发布博客 2022.11.28 ·
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数字电路自学笔记-1127

发布资源 2022.11.27 ·

为什么CMOS门电路存在传输延时,及解决方案

由栅衬之间等效的电容和上级的等效电阻组成的RC结构引起了传输延时时间。
原创
发布博客 2022.11.25 ·
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为什么说CMOS结构带负载能力强

带负载能力和输入电阻Ri,输出电阻Ro有关。在数字电路中,一般MOS管都是在驱动后级MOS结构,基于此前提下。对于输入电阻,MOS管Gate端绝缘,电流接近0,Ri = Ui / ig = 无穷大。对于输出电阻,MOS管导通电阻低,而且Vgs越大导通电阻越小。
原创
发布博客 2022.11.25 ·
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