为什么CMOS门电路存在传输延时，及解决方案

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前言

CMOS电路的延时分析

导通阈值

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前言

在时序逻辑电路设计中，总是需要考虑延时信息，比如保持/建立时间，后端的静态时序分析等。

平时在做数字电路设计时中，信号传播的是0/1，一般考虑的是组合逻辑计算延时，一个时钟周期能不能计算完，算不完的话如何插入FF减小关键路径延时等概念性的东西，那么电路的根本传输延时到底是哪里来的呢？

CMOS电路的延时分析

CMOS电路是电压驱动器件。通过在MOS管的栅极输入大于阈值Vth的电压，使栅极下产生导电沟道，从而让源漏之间能够导通传播电压。

mos管在栅衬之间的导电沟道是由电压差形成的，所以可以将此沟道视为小电容，有电容就有充放电时间，如果再有个电阻的话，就构成了RC延时电路结构。

那么电阻在哪里？在上级的导通的mos管。导通的mos在VDS没那么大的时候等效为一个小电阻Ron，这个电阻和后端的栅衬电容构成了基本的RC延时电路，导致了传输延时时间。

时间常数 = RC ，所以导通电阻越小，等效电容越小，时间常数越小，传输延时越小。