小生才疏学浅,孤陋寡闻,下文若有不当之处,还请赐教
一、vivado使用概述
microblaze使用
microblaze是内嵌在FPGA中的软核,一个工程文件可设置多个micrablaze
vivado的verilog语法解析
vivado根据文件后缀名识别verilog或systemverilog文件,所以sv文件最好以.sv后缀。
如果.v文件中有sv的语法,可以使用如下命令强制工具以sv的语法解析该文件
set_property file_type SystemVerilog [get_files sram_data.v]
FPGA中组合逻辑环的处理
什么是好的FPGA编码风格?(1)--尽量避免组合逻辑环路(Combinational Loops) | 电子创新网赛灵思社区
二、vivado的tcl脚本运用
再进行block design开发时,可以先进行图形界面开发,然后再export到tcl脚本,再在生成的tcl脚本的基础上增加synthsis、implementation和write bitstream等命令。
重要命令
- apply_bd_automation
该命令自动将板子上的资源连接到需要配置的信号,因此该命令一般要求需要调用的IP有对应的信号,例如reset信号、DDR信号等apply_bd_automation -rule xilinx.com:bd_rule:board -config {Board_Interface {reset (FPGA Reset)} Manual_Source {New External Port (ACTIVE_HIGH)}} [get_bd_pins ddr4_0/sys_rst]
该命令的作用是新建一个port口叫reset,并映射到FPGA开发板上的Reset信号,并连接到ddr4模块上的sys_rst的pin脚
与该命令作用相同的可以用一下命令代替:set_property -dict [CONFIG.RESET_BOARD_INTERFACE {reset}] $ddr4_0
- get_cells、get_nets、get_ports、get_pins、get_clocks用法
参考链接:Vivado中常用的5个Tcl命令-CSDN博客
三、Vivado常用IP
3.1 基础模块
1)block RAM
FPGA 的固有硬件资源,主要用于产生较大FIFO或timing要求较高。可配置为同步双端口RAM和单端口RAM。
FPGA芯片内实现存储器有两种方式:BRAM(块RAM)和DRAM(分布RAM)。二者最本质的区别是:BRAM默认输入有寄存器,所以它在读、写使能信号后的下一个时钟沿返回数据;而DRAM是由FPGA逻辑资源查找表LUT拼起来的组合逻辑,读、写使能的同一时刻返回数据,即给地址就给数据。从时序的角度上来说,BRAM更好,唯一不足的是它是比较珍贵的硬件资源。
使用coe文件初始化存储颗粒
读数据延迟
无输出寄存器:1个cycle延迟
有输出寄存器:2个cycle延迟
2)clock_wizard
时钟分频模块。
xilinx FPGA中有两种时钟资源:
MMCM(mixed-mode clock manager):混合模式时钟管理器,用于在与给定输入时钟有设定的相位和频率关系的情况下,生成不同的时钟信号。
PLL(phase-locked loop):锁相环,主要用于频率综合,使用一个PLL可以从一个输入时钟信号生成多个时钟信号。PLL输入时钟的频率范围为19~1066MHz。相较而言MMCM的频率范围更宽为10~1066MHz。
Vivado MMCM和PLL的区别 新人不想看,老人用不到系列._mmcm和pll区别-CSDN博客
3.2 接口控制器模块
DDR controller
3.3 调试模块
1)VIO模块
VIO模块可以连接到目标设计的IO引脚来模拟真实的IO引脚,vivado可以借助jtag对设计中的VIO信号针对性的置位,以便获得自己想要的场景
2)ILA模块
vivado信号波形trigger模块
四、XILINX FPGA芯片特性
1、IO特性
(1)输入输出标准:
单端模式:可配置为LVCMOS,LVTTL,HSTL,PCI,SSTL电平标准,例如按键输入,led驱动等;
差分输入输出(两个IO引脚):可以设置为LVDS,Mini_LVDS,RSDS,PPDS,BLVDS,以及差分HSTL和SSTL标准,这样可增强FPGA的应用范围,处理不同类型的信号。
(2)引脚可分为高效引脚(HP)和宽范围引脚(HR)
HP:追求高效率,例如访问高速存储器和其他芯片间接口,电压最高1.8V;
HR:满足宽范围应用的IO标准,电压最高3.3V
使用注意
Error记录
1、synth8-5535 ? clk100 has illegal connection Xvendor=%s Xleid=%d Xhiername=%s"
解决:从引脚输入的clk100不可以直接作为多个模块的输入信号
2、vivado综合失败不报错
原因:可能是所需资源太大,所选板卡不支持,特别注意ram资源
Vivido synthesis failed(synth_design ERROR)问题的解决-CSDN博客
使用细节
- vivado HLS 代码中叠加或叠减符
在vivado HLS中写C/C++是不可使用叠加或者叠减符号,否则在RTL综合时或将某一个量定义成input/output型。
- 关于Vivado IP的两种综合方式:Global 和 Out-Of-Context,见链接:
Vivado IP的两种综合方式:Global 和 Out-Of-Context_synth 8-5535-CSDN博客
- vivado SDK 中program FPGA时不能更新download.bit
鄙人用的是vivado 2018.2,原因到xilinx官方论坛,百度找了一圈都没找到,估摸着是SDK本身的BUG;最后我把原hw_platform_x的download.bit文件删掉,新建了一个空的download.bit文件,重新program FPGA就好了;本来是想直接新建一个hw_platform_x+1来着,找了一圈也没找到怎么新建;不知道有没有朋友遇到过这种情况,还望在评论区留言解惑。
- vivado SDK 编译.C文件时出现头文件错误
我遇到的是SDK自己的头文件说没有声明,之前都好好的,突然说没有该文件,后来多编译几次就好了,很奇怪,不知道原因,难道是SDK 的BUG?
- vivado的网表文件