2021年03月_FPGA硅农

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原创基于HLS的linebuffer设计(使用hls_video.h库)

以下只是一个简单的2D卷积的示例：头文件#include<ap_int.h>#include<iostream>#include<hls_video.h>#define MAX_LEN 100#define K 3using namespace std;typedef ap_int<16> data_t;void conv2d(data_t in[MAX_LEN*MAX_LEN],data_t weight[K][K],data_t ou

2021-03-30 11:10:46 1242

转载解决pycharm上PyQt5程序不显示错误的问题

前言默认情况下，pyqt5运行时候如果报错了,会直接崩掉,但是用try又可以try的出来,这个时候我们可以打开当前项目的pycharm的run/debug configure，在这里面去设置,这样我们就可以显示报错了。1.点击run里面的edit configurations2.将Emulate terminal in output console勾上后点击apply应用3.设置一个报错点击运行这样就会将报错详细的显示出来！博客转载自http://blog.hcs427.cn/index/

2021-03-17 21:50:16 3009 6

原创 qt designer入门

由ui文件转化而来的py文件：# -*- coding: utf-8 -*-# Form implementation generated from reading ui file 'untitled.ui'## Created by: PyQt5 UI code generator 5.15.2## WARNING: Any manual changes made to this file will be lost when pyuic5 is# run again. Do not ed

2021-03-13 14:53:40 181

原创 AXI总线实验

基本功能：测试平台向AXI Lite从机写入写起始地址，读起始地址以及开始信号，AXI Full主机检测到开始信号之后，根据配置的起始地址进行测试，AXI Full主机根据配置的读起始地址，从测试平台突发读取32个数据，然后将它们加1，再按照配置的写起始地址，将其突发写入测试平台。具体的代码如下：AXI Lite从机代码`timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2021/03/08 22:32:21/

2021-03-10 14:15:34 557

原创 AXI Lite协议学习与仿真

AXI4-lite总线协议总共包括21条信号线。每个通道都有其自己的双向握手机制信号线xxVALID和xxREADY，关于双向握手机制，可以参见上一篇博客AXI FULL协议学习与仿真。下面是信号线的详细描述。全局信号ACLK：全局时钟信号，在上升沿时对信号采样。所有的输入信号都通过上升沿采集，所有的输出信号都在上升沿时变化。ARESETn：全局复位信号，低电平有效。在复位期间，所有的xxVALID信号必须复位为低电平。其他的信号可以是任意值。写地址通道信号主机(master)控制的信号AWVA

2021-03-09 12:25:50 1997 2

原创 AXI FULL协议学习与仿真

AXI FULL采用READY，VALID 握手通信机制，可支持最大256长度的突发传输，详细内容可参考博客下面是AXI突发传输读和写的时序图。读时序：写时序：在AXI协议中，数据传输发生在VALID和 READY信号同时为高的时候，如下图所示：根据这三张图，我们就能编写代码进行测试。verilog代码（主机）`timescale 1ns / 1ps/////////////////////////////////////////////////////////////////////

2021-03-08 21:03:03 1067