一周掌握FPGA Verilog HDL语法 day 7

今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第七天，也就是最后一天。

最后两天推出思考题（附参考答案），大侠可以自行思考，检测一下自己这一周的语法学习效果，结合实例理解理论语法，会让你理解运用的更加透彻。下面咱们废话就不多说了，一起来看看吧。

 

 

 

 

思考题实例运用

 

 

 

 

14)在下题中循环执行完后，V的值是多少？

    reg [3:0] A;     reg V ,W;         integer K;     ....     A=4'b1010;         for(K=2;K>=0;K=K-1)         begin             V=V^A[k];             W=A[K]^A[K+1];         end

参考答案:V的值是它进人循环体前值的取反。

(因为V的值与0，1，0 进行了异或，与1的异或改变了V的值。)

 

15)在下题中，给出了几种硬件实现，问以下的模块被综合